14 एनएम प्रक्रिया

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The 12 nm, 14 nm, and 16 nm fabrication nodes are discussed here.
Semiconductor
device
fabrication
File:4-fach-NAND-C10.JPG
MOSFET scaling
(process nodes)
Future

14 एनएम प्रक्रिया मॉरफेट प्रौद्योगिकीय नोड को संदर्भित करती है, जो 22 एनएम या 20 एनएम नोड प्रक्रिया का सकसेसर के रूप में होता है। 14 एनएम को अर्धचालक (आईटीआरएस) के लिए अंतर्राष्ट्रीय प्रौद्योगिकीय रोडमैप द्वारा नामित किया गया था और 2011 तक 22 एनएम के बाद नोड 16 होने की उम्मीद थी। सभी 14 एनएम नोडों ने फिनफिट फिन फील्ड-इफेक्ट ट्रांजिस्टर प्रौद्योगिकीय का उपयोग करते हैं, जो एक प्रकार की मल्टी-गेट मॉसफेट प्रौद्योगिकीय के रूप में होती है, जो कि प्लानर सिलिकॉन सीएमओएस प्रौद्योगिकीय का एक गैर-प्लानर विकास है।

2013 में 10 एनएम प्रक्रिया नंद फ्लैश चिप बनाने से पहले सैमसंग इलेक्ट्रॉनिक्स ने 2014 में 14 एनएम चिप को टैप आउट किया था।[clarification needed] इसी वर्ष, एसके हाइनिक्स ने 16 एनएम नैंड फ्लैश का बड़े पैमाने पर उत्पादन प्रारंभ किया था और टीएसएमसी ने 16 एनएम फिनफिट का उत्पादन प्रारंभ किया था। अगले वर्ष इंटेल ने उपभोक्ताओं को 14 एनएम स्केल उपकरणों का शिपिंग प्रारंभ किया था।

इतिहास

पृष्ठभूमि

इलेक्ट्रॉन-किरण लिथोग्राफी के साथ भी, एक बहुलक प्रतिरोध में 14 एनएम रिज़ॉल्यूशन प्राप्त करना कठिन है। इसके अतिरिक्त आयनीकरण विकिरण के रासायनिक प्रभाव भी अत्यधिक पराबैंगनी लिथोग्राफी के लिए विश्वसनीय संकल्प को सीमित करते हैं, जो कि वर्तमान अत्याधुनिक इमर्शन लिथोग्राफी का उपयोग करके भी प्राप्त किया जा सकता है। हार्डमास्क सामग्री और कई पैटर्निंग की आवश्यकता होती है।

एक अधिक महत्वपूर्ण सीमा प्लाज्मा क्षति κ परावैद्युत तक आती है। क्षति की सीमा सामान्यतः 20 एनएम मोटी होती है,[1] लेकिन लगभग 100 एनएम तक भी जा सकती है।[2] क्षति संवेदनशीलता के बदतर होने की उम्मीद है क्योंकि लो-k सामग्री अधिक पोरस हो जाती है और इस प्रकार तुलना के लिए एक अप्रतिबंधित सिलिकॉन का परमाणु त्रिज्या 0.11 एनएम के रूप में होता है। इस प्रकार लगभग 90 Si परमाणु चैनल की लंबाई को बढ़ा देते है, जिससे पर्याप्त रिसाव (इलेक्ट्रॉनिक्स) में हो जाता है।

टेला इनोवेशन और सेक्वायआ डिजाइन प्रणालियों ने 16/14 एनएम नोड लगभग 2010 के लिए दोहरे एक्सपोजर की अनुमति देते हुए एक पद्धति विकसित की थी।[3] सैमसंग इलेक्ट्रॉनिक्स और सिनोप्सिस ने भी 22 एनएम और 16 एनएम डिज़ाइन प्रवाह में डबल पैटर्न को लागू करना प्रारंभ कर दिया है।[4] मेंटर ग्राफिक्स ने 2010 में 16 एनएम टेस्ट चिप को टैप आउट करने की सूचना दी थी।[5] 17 जनवरी, 2011 को आईबीएम ने घोषणा की कि वे 14 एनएम चिप प्रोसेसिंग प्रौद्योगिकीय विकसित करने के लिए आर्म होल्डिंग्स के साथ मिलकर काम कर रहे हैं।[6]

18 फरवरी, 2011 को, इंटेल ने घोषणा की कि वह एरिज़ोना में एक नए $5 बिलियन के अर्धचालक निर्माण संयंत्र का निर्माण करेंगे, जिसे 14 एनएम निर्माण प्रक्रियाओं और अग्रणी-धार 300 मिमी वेफर (इलेक्ट्रॉनिक्स) का उपयोग करके चिप बनाने के लिए डिज़ाइन किया गया है।[7][8] और इस प्रकार नए निर्माण संयंत्र को फैब 42 नाम दिया जाना था और निर्माण 2011 के मध्य में प्रारंभ होना था। इंटेल ने नई सुविधा को दुनिया में सबसे उन्नत उच्च-मात्रा निर्माण सुविधा के रूप में प्रस्तुत किया और कहा कि यह 2019 में लाइन पर आ जाएगी। 2013. इंटेल ने तब से इस सुविधा को खोलने को स्थगित करने का निर्णय लिया है और इसके अतिरिक्त 14-एनएम चिप का समर्थन करने के लिए अपनी उपस्थित सुविधाओं का उन्नयन किया है।[9] 17 मई, 2011 को, इंटेल ने 2014 के लिए एक रोडमैप की घोषणा की जिसमें उनके जिऑन, इंटेल कोर और इंटेल परमाणु उत्पाद लाइनों के लिए 14 एनएम ट्रांजिस्टर के रूप में सम्मलित थे।[10]

प्रौद्योगिकीय डेमो

1990 के दशक के अंत में, हितैची की केंद्रीय अनुसंधान प्रयोगशाला की जापानी टीम ने टीएसएमसी के चैनमिंग हू और कैलिफोर्निया के विभिन्न विश्वविद्यालय, बर्कले के शोधकर्ताओं सहित फिनफिट प्रौद्योगिकीय को और विकसित करने के लिए शोधकर्ताओं की एक अंतरराष्ट्रीय टीम के साथ सहयोग करना प्रारंभ कर दिया था। 1998 में, टीम ने सफलतापूर्वक उपकरणों को 17 एनएम प्रक्रिया में बनाया था। उउन्होंने बाद में 2001 में 15 एनएम फिनफिट प्रक्रिया प्रक्रिया विकसित की थी।[11] 2002 में, यूसी बर्कले में शोधकर्ताओं की एक अंतरराष्ट्रीय टीम जिसमें शिबली अहमद (बांग्लादेशी), स्कॉट बेल, साइरस टेबेरी (ईरानी), जेफरी बुश, डेविड कयसर, चेनमिंग हू ताइवान अर्धचालक मैन्युफैक्चरिंग कंपनी और टीएसयू जेएइ किंग लियू के रूप में सम्मलित हैं। फिनफिट उपकरणों को 10 एनएम गेट लंबाई तक प्रदर्शित किया गया था।[11][12]

2005 में, तोशीबा ने साइडवॉल स्पेसर प्रक्रिया का उपयोग करते हुए 15 एनएम गेट लंबाई और 10 एनएम फिन (विस्तारित सतह) चौड़ाई के साथ 15 एनएम फिनफिट प्रक्रिया का प्रदर्शन किया।[13] यह सुझाव दिया गया है कि 16 एनएम नोड के लिए एक लॉजिक ट्रांजिस्टर की गेट लंबाई लगभग 5 एनएम के रूप में होती है।[14] दिसंबर 2007 में, तोशिबा ने एक प्रोटोटाइप मेमोरी यूनिट का प्रदर्शन किया जिसमें 15-नैनोमीटर पतली रेखाओं का उपयोग किया गया था।[15]

दिसंबर 2009 में, ताइवान सरकार के स्वामित्व वाली नेशनल नैनो डिवाइस लेबोरेटरीज ने 16 एनएम स्टेटिक रैंडम-एक्सेस मेमोरी चिप का उत्पादन किया था।[16]

सितंबर 2011 में, एसके हाइनिक्स ने 15 एनएम एनएएनडी सेल के विकास की घोषणा की थी।[17]

दिसंबर 2012 में, सैमसंग इलेक्ट्रॉनिक्स ने 14 एनएम चिप को टैप आउट किया था।[18]

सितंबर 2013 में, इंटेल ने एक अल्ट्राबुक लैपटॉप का प्रदर्शन किया जिसमें 14 एनएम ब्रॉडवेल (माइक्रोआर्किटेक्चर) का उपयोग किया गया था और इंटेल के सीईओ ब्रायन क्रज़ानिच ने कहा, सीपीयू इस साल के अंत तक शिपिंग कर दिया जाएगा।[19] चूंकि शिपमेंट में 2014 की चौथी तिमाही तक और देरी हुई थी।[20]

अगस्त 2014 में, इंटेल कोर एम माइक्रोप्रोसेसरों की सूची की अपनी आगामी सूची के लिए 14 एनएम माइक्रोआर्किटेक्चर के विवरण की घोषणा की थी, जो इंटेल की 14 एनएम निर्माण प्रक्रिया पर निर्मित होने वाला पहला उत्पाद के रूप में था। प्रेस विज्ञप्ति के अनुसार, कोर एम प्रोसेसर पर आधारित पहला सिस्टम 2014 की चौथी तिमाही में उपलब्ध होना था। इंटेल की 14 नैनोमीटर प्रौद्योगिकीय दूसरी पीढ़ी के मल्टीगेट डिवाइस ट्राई-गेट ट्रांजिस्टर का उपयोग उद्योग-अग्रणी प्रदर्शन शक्ति घनत्व और लागत प्रति ट्रांजिस्टर देने के लिए करती है और मार्क बोर, इंटेल सीनियर फेलो टेक्नोलॉजी एंड मैन्युफैक्चरिंग ग्रुप के निदेशक ने कहा की प्रक्रिया वास्तुकला और एकीकरण के रूप में होती है।[21]

2018 में इंटेल द्वारा 14 एनएम फैब क्षमता की कमी की घोषणा की गई थी।[22]

शिपिंग डिवाइस

वर्ष 2013 में एसके हाइनिक्स ने 16 एनएम नंद फ्लैश की बड़े पैमाने पर उत्पादन शुरू किया था,[23] टीएसएमसी ने 16 एनएम फिनफिट उत्पादन शुरू किया और सैमसंग ने 10 एनएम क्लास नंद फ्लैश उत्पादन शुरू किया।[24]

5 सितंबर 2014 को, इंटेल ने पहले तीन ब्रॉडवेल-आधारित प्रोसेसर लॉन्च किए जो थर्मल डिज़ाइन पावर लो-टीडीपी कोर एम फॅमिली से संबंधित थे और इस प्रकार कोर M-5Y10, कोर M-5Y10a, और कोर M-5Y70 के रूप में है।[25]

फरवरी 2015 में, सैमसंग ने घोषणा की कि उनके फ्लैगशिप स्मार्टफोन, सैमसंग गैलेक्सी S6 में एक चिप (एसओसी) पर 14 एनएम एक्सिनोस प्रणाली के रूप में होता है।[26]

9 मार्च 2015 को एप्पल इंक ने "2015 के शुरुआती दिनों में" मैकबुक एंड मैकबुक प्रो "जारी किया, जिसने 14 एनएम इंटेल प्रोसेसरों का उपयोग किया गया था और इसकी टिप्पणी ध्यान देने योग्य i7-5557U के रूप में है, जिसमें इंटेल आइरिस ग्राफिक्स 6100 और दो कोरे के रूप में है जो केवल 28 वाट का उपयोग करके 3.1 GHz पर चलते हैं।[27][28]

25 सितंबर, 2015 को, एप्पल इंक ने आईफोन 6 एस व 6 एस प्लस जारी किया, जो डेस्कटॉप श्रेणी एप्पल A9 चिप से लैस हैं[29] जो सैमसंग द्वारा 14 एनएम और 16 एनएम टीएसएमसी में ताइवान अर्धचालक मैन्युफैक्चरिंग कंपनी द्वारा निर्मित किया गया है।

मई 2016 में, एनवीडिया ने पास्कल (माइक्रोआर्किटेक्चर) आर्किटेक्चर के आधार पर अपनी जीफोर्स 10 सीरीज ग्राफ़िक्स प्रोसेसिंग युनिट जारी की थी, जिसमें टीएसएमसी की 16 एनएम फिनफिट प्रौद्योगिकीय और सैमसंग की 14 एनएम फिनफिट प्रौद्योगिकीय के रूप में सम्मलित है।[30][31]

जून 2016 में, एएमडी ने पोलरिस आर्किटेक्चर पर आधारित अपनी रेडियोन आरएक्स 400 00 सीरीज जीपीयू जारी किया की थी, जिसमें सैमसंग की 14 एनएम फिनफट प्रौद्योगिकीय के रूप में सम्मलित है। प्रौद्योगिकीय दोहरी सोर्सिंग के लिए ग्लोबल फाउंड्रीज को लाइसेंस दिया गया था।[32]

2 अगस्त, 2016 को, माइक्रोसॉफ्ट ने एक्सबॉक्स वन एस जारी किया, जिसने टीएसएमसी द्वारा 16 एनएम का उपयोग किया था।

2 मार्च, 2017 को, एएमडी ने रायजेन (माइक्रोआर्किटेक्चर) आर्किटेक्चर के आधार पर अपने सीपीयू जारी किए, जिसमें सैमसंग से 14 एनएम फिनफिट प्रौद्योगिकीय के रूप में सम्मलित है, जिसे ग्लोबलफाउंड्रीज़ के निर्माण के लिए ग्लोबल फाउंड्रीज़ को लाइसेंस दिया गया था। "GlobalFoundries ने AMD Zen सिलिकॉन के साथ 14nm सत्यापन की घोषणा की". ExtremeTech.

एनईसी एसएक्स-अरोड़ा त्सुबासा प्रोसेसर, अक्टूबर 2017 में प्रस्तुत किया गया,"NEC ने नई हाई-एंड HPC प्रोडक्ट लाइन, SX-Aurora TSUBASA जारी की". NEC (in English). Retrieved 2018-03-21.16 टीएसएमसी की एक 16 एनएम फिनफिट प्रक्रिया का उपयोग करता है और इसका प्रयोग एनईसी एसएक्स सुपरकंप्यूटर के साथ किया जाता है।[33]

22 जुलाई, 2018 को, ग्लोबल फाउंड्रीज़ ने सैमसंग से लाइसेंस प्राप्त किया था 14एल.पी. प्रक्रिया के आधार पर अपनी 12 एनएम लीडिंग-परफॉर्मेंस (12एल.पी) प्रक्रिया की घोषणा की थी।[34]

सितंबर 2018 में एनवीडिया ने अपने ट्यूरिंग (माइक्रोआर्किटेक्चर) के आधार पर जीपीयू जारी किए, जो टीएसएमसी की 12 एनएम प्रक्रिया पर बने थे और एक ट्रांजिस्टर घनत्व 24.67 मिलियन ट्रांजिस्टर प्रति वर्ग मिलीमीटर है।[35]

14 एनएम प्रक्रिया नोड्स

आईटीआरएस लॉजिक डिवाइस

मूल नियम (2015)

सैमसंग[lower-alpha 1] टीएसएमसी[36] इंटेल ग्लोबल फाउंड्रीज[lower-alpha 2] एसएमआईसी
प्रक्रिया नाम 16/14 nm 14/11 nm 16FF
(16 nm)		 16FF+
(16 nm)		 16FFC
(16 nm)		 12FFC
(12 nm) 		14 nm 14LPP[37]
(14 nm)		 12LP[38][39]
(12 nm) 		14 nm
ट्रांजिस्टर घनत्व (MTr/mm2) ? 32.94[34] (14 nm)
54.38[34] (11 nm) 		28.88[40] 33.8[41] 37.5[42][lower-alpha 3] 30.59[34] 36.71[34] 30[44]
ट्रांजिस्टर गेट पिच (एनएम) 70 78 – 14LPE (HD)
78 – 14LPP (HD)
84 – 14LPP (UHP)
84 – 14LPP (HP)
78 – 11LPP (UHD) 		88 70 (14 nm)
70 (14 nm +)
84 (14 nm ++) 		84 ?
इंटरकनेक्ट पिच (एनएम) 56 67 70 52 ? ?
ट्रांजिस्टर फिन पिच (एनएम) 42 49 45 42 48 ?
ट्रांजिस्टर फिन चौड़ाई (एनएम) 8 8 ? 8 ? ?
ट्रांजिस्टर फिन ऊंचाई (एनएम) 42 ~38 37 42 ? ?
उत्पादन वर्ष 2015 2013 2013 2015 2016 2017 2014 2016 2018 2019
  1. ↑ Second-sourced to GlobalFoundries.
  2. ↑ Based on Samsung's 14 nm process.
  3. ↑ Intel uses this formula:[43] #

ट्रांजिस्टर घनत्व को छोड़कर कम संख्या बेहतर होती है, जो उस स्थिति में विपरीत होती है। [45] और इस प्रकार ट्रांजिस्टर गेट पिच को सीपीपी (संपर्क पॉली पिच) के रूप में भी जाना जाता है और इंटरकनेक्ट पिच को एमएमपी न्यूनतम धातु पिच भी कहा जाता है।[46][47][48][49][50]

[51]

संदर्भ

  1. ↑ Richard, O.; et al. (2007). "ऊर्जा फ़िल्टर्ड और विश्लेषणात्मक स्कैनिंग टीईएम द्वारा अध्ययन किए गए विभिन्न पैटर्निंग प्लाज्मा प्रक्रियाओं द्वारा प्रेरित सिलिका-आधारित कम-के सामग्री में साइडवॉल क्षति". Microelectronic Engineering. 84 (3): 517–523. doi:10.1016/j.mee.2006.10.058.
  2. ↑ Gross, T.; et al. (2008). "इलेक्ट्रोस्टैटिक बल माइक्रोस्कोपी का उपयोग करके नैनोपोरस मिथाइल सिलसेक्विओक्सेन को नैनोस्केल ईच और ऐश क्षति का पता लगाना". Microelectronic Engineering. 85 (2): 401–407. doi:10.1016/j.mee.2007.07.014.
  3. ↑ Axelrad, V.; et al. (2010). Rieger, Michael L; Thiele, Joerg (eds.). "16nm with 193nm immersion lithography and double exposure". Proc. SPIE. Design for Manufacturability through Design-Process Integration IV. 7641: 764109. Bibcode:2010SPIE.7641E..09A. doi:10.1117/12.846677. S2CID 56158128.
  4. ↑ Noh, M-S.; et al. (2010). Dusa, Mircea V; Conley, Will (eds.). "Implementing and validating double patterning in 22-nm to 16-nm product design and patterning flows". Proc. SPIE. Optical Microlithography XXIII. 7640: 76400S. Bibcode:2010SPIE.7640E..0SN. doi:10.1117/12.848194. S2CID 120545900.
  5. ↑ "Mentor moves tools toward 16-nanometer". EETimes. August 23, 2010.
  6. ↑ "IBM and ARM to Collaborate on Advanced Semiconductor Technology for Mobile Electronics". IBM Press release. January 17, 2011.
  7. ↑ "Intel to build fab for 14-nm chips". EE Times. Archived from the original on February 2, 2013. Retrieved February 22, 2011.
  8. ↑ Update: Intel to build fab for 14-nm chips
  9. ↑ "इंटेल ने अत्‍याधुनिक एरिजोना चिप फैक्‍ट्री को बंद किया". Reuters. January 14, 2014.
  10. ↑ "Implementing and validating double patterning in 22-nm to 16-nm product design and patterning flows". AnandTech. May 17, 2011.
  11. ↑ 11.0 11.1 Tsu-Jae King, Liu (June 11, 2012). "FinFET: History, Fundamentals and Future". University of California, Berkeley. Symposium on VLSI Technology Short Course. Retrieved 9 July 2019.
  12. ↑ Ahmed, Shibly; Bell, Scott; Tabery, Cyrus; Bokor, Jeffrey; Kyser, David; Hu, Chenming; Liu, Tsu-Jae King; Yu, Bin; Chang, Leland (December 2002). "FinFET स्केलिंग 10 एनएम गेट लंबाई" (PDF). Digest. International Electron Devices Meeting: 251–254. doi:10.1109/IEDM.2002.1175825. ISBN 0-7803-7462-2. S2CID 7106946. Archived from the original (PDF) on May 27, 2020. Retrieved December 10, 2019.
  13. ↑ Kaneko, A; Yagashita, A; Yahashi, K; Kubota, T; et al. (2005). "Sidewall transfer process and selective gate sidewall spacer formation technology for sub-15nm FinFET with elevated source/drain extension". IEEE International Electron Devices Meeting (IEDM 2005). pp. 844–847. doi:10.1109/IEDM.2005.1609488.
  14. ↑ "इंटेल वैज्ञानिक मूर के नियम के लिए दीवार ढूंढते हैं I". ZDNet. December 1, 2003.