10 एनएम प्रक्रिया

अर्धचालक फैब्रिकेशन में, अंतर्राष्ट्रीय प्रौद्योगिकीय रोडमैप अर्धचालक के लिए (आईटीआरएस) 10 एनएम प्रक्रिया को 14 एनएम नोड के पश्चात् मोसफेटप्रौद्योगिकीय नोड के रूप में परिभाषित करता है और इस प्रकार 10 एनएम क्लास 10 और 20 एनएम के बीच प्रक्रिया प्रौद्योगिकियों का उपयोग करके बनाए गए चिप को दर्शाता है।

सभी उत्पादन 10 एनएम प्रक्रियाएं फिनफेट फिन फील्ड-इफेक्ट ट्रांजिस्टर प्रौद्योगिकीय पर आधारित होती है, जो कि मल्टी-गेट मोसफेट प्रौद्योगिकीय के रूप में है, जो प्लानर सिलिकॉन सीएमओएस प्रौद्योगिकीय का गैर-प्लानर विकास के रूप में है। सैमसंग ने पहली बार 2013 में अपने बहु स्तरीय सेल (एमएलसी) फ्लैश मेमोरी चिप के लिए 10 एनएम श्रेणी के चिप का उत्पादन प्रारंभ किया था, इसके पश्चात् 2016 में उनके एसओसी ने 10 एनएम प्रक्रिया का उपयोग किया था और इस प्रकार टीएसएमसी ने 2016 में 10 एनएम चिप का व्यावसायिक उत्पादन प्रारंभ किया और इंटेल ने पश्चात् 12018 में 10 एनएम चिप्स का उत्पादन शुरू किया था।

चूंकि, 1997 से मार्केटिंग उद्देश्यों के लिए नोड एक व्यावसायिक रूप में नाम बन गया है https://www.eejournal.com/article/no-more-nanometers/ जो गेट की लंबाई मेटल पिच या गेट पिच से किसी भी संबंध के बिना प्रक्रिया प्रौद्योगिकियों की नई पीढ़ी को इंगित करता है। शुक्ला, प्रियंका. "प्रक्रिया नोड विकास का एक संक्षिप्त इतिहास". design-reuse.com. Retrieved 2019-07-09.^[1]^[2] उदाहरण के लिए, ग्लोबल फाउंड्रीज की 7 एनएम प्रक्रियाएँ इंटेल की 10 एनएम प्रक्रिया के समान होती है इस प्रकार एक प्रक्रिया नोड की पारंपरिक विचार धुंधली हो गई है।^[3] टीएसएमसी और सैमसंग की 10 एनएम प्रक्रियाएँ ट्रांजिस्टर घनत्व में इंटेल की 14 एनएम और 10 एनएम प्रक्रियाओं के बीच कहीं हैं और इस प्रकार ट्रांजिस्टर घनत्व प्रति क्लास मिलीमीटर में ट्रांजिस्टर की संख्या ट्रांजिस्टर के आकार से अधिक महत्वपूर्ण होती है, क्योंकि छोटे ट्रांजिस्टर का अर्थ अच्छा प्रदर्शन या ट्रांजिस्टर की संख्या में वृद्धि नहीं है।

पृष्ठभूमि

इस प्रौद्योगिकीय नोड का आईटीआरएस का मूल नामकरण 11 एनएम था। वर्ष 2022 तक रोडमैप के 2007 संस्करण के अनुसार, डायनेमिक रैंडम-एक्सेस मेमोरी के लिए हाफ-पिच अर्थात एक सरणी में समान फीचर्स के बीच की आधी दूरी 11 एनएम होनी चाहिए।

2008 में, इंटेल के मुख्य प्रौद्योगिकीय अधिकारी के रूप में कार्यरत पैट गेलसिंगर ने कहा कि इंटेल ने 10 एनएम नोड की ओर एक 'स्पष्ट रास्ता' देखा था।^[4]^[5]

2011 में, सैमसंग ने अगले वर्ष 10 एनएम प्रक्रिया शुरू करने की योजना की घोषणा की थी।^[6] वर्ष 2012 में सैमसंग ने इएमएमसी फ्लैश मेमोरी चिप की घोषणा की थी, जो 10 एनएम प्रक्रिया का उपयोग कर उत्पादित की गई थी।^[7]

वास्तव में, जैसा कि 2018 में सामान्यतः समझा जाता है कि10 एनएम केवल सैमसंग में उच्च मात्रा के रूप में उत्पादन होता है। ग्लोबल फाउंड्रीज ने 10 एनएम उत्पादन को छोड़ दिया है, इंटेल ने अभी तक उच्च मात्रा 10 एनएम उत्पादन शुरू नहीं किया है और टीएसएमसी ने 10 एनएम को एक अल्पकालिक नोड के रूप में माना है,^[8] जो मुख्य रूप से 2018 के समय एप्पल इंक के लिए समर्पित है और 2018 में 7 एनएम तक बढ़ रहा है।

फाउंड्री द्वारा मार्केटिंग के रूप में 10 एनएम और डीआरएएम कंपनियों द्वारा मार्केटिंग के रूप में 10 एनएम के बीच बेचे जाने में अंतर किया जाना है।

प्रौद्योगिकीय उत्पादन इतिहास

अप्रैल 2013 में, सैमसंग ने घोषणा की कि उसने मल्टी-लेवल सेल (एमएलसी) फ्लैश मेमोरी चिप का बड़े पैमाने पर उत्पादन प्रारंभ कर दिया है। 10 एनएम-श्रेणी की प्रक्रिया जिसे टॉम हार्डवेयर के अनुसार, सैमसंग ने 10 एनएम और 20 एनएम के बीच कहीं भी प्रक्रिया प्रौद्योगिकी नोड के रूप में परिभाषित किया है।^[9] 17 अक्टूबर 2016 को सैमसंग इलेक्ट्रॉनिक्स ने 10 एनएम पर सॉकेट चिप के बड़े पैमाने पर उत्पादन की घोषणा की है।^[10] प्रौद्योगिकीय की मुख्य घोषणा चुनौती इसकी धातु की परत के लिए कई पैटर्निंग की है।^[11]^[12]

टीएसएमसी ने 2017 की शुरुआत में बड़े पैमाने पर उत्पादन प्रारंभ करने से पहले 2016 की शुरुआत में 10 एनएम चिप का व्यावसायिक उत्पादन प्रारंभ कर दिया था।^[13]

21 अप्रैल 2017 को, सैमसंग ने अपने गैलेक्सी एस 8 स्मार्टफोन की शिपिंग प्रारंभ कर दिया था, जो कंपनी के 10 एनएम प्रोसेसर के संस्करण का उपयोग करता है।^[14] 12 जून 2017 को एप्पल ने दूसरी पीढ़ी के आईपैड प्रो टैबलेट को टीएसएमसी द्वारा निर्मित एप्पल A10X चिप के साथ 10 एनएम फिनफिट प्रक्रिया का उपयोग करके वितरित किया था।^[15]

12 सितंबर 2017 को एप्पल ने एप्पल A11 की घोषणा की थी, जो एक चिप पर 64-बिट एआरएम आधारित प्रणाली है, जिसे टीएसएमसी द्वारा 10एनएम फिनफिट प्रक्रिया का उपयोग करके निर्मित किया गया है और इसमें 87.66 मिमी^{2 की डाई पर 4.3 बिलियन ट्रांजिस्टर के रूप में हैं।}

अप्रैल 2018 में, इंटेल ने 2019 में कुछ समय तक 10 एनएम मेनस्ट्रीम के सीपीयू के परिमाण उत्पादन में देरी की घोषणा की थी।^[16] जुलाई में छुट्टियों के मौसम के लिए सटीक समय नीचे पिन कर दिया गया था।^[17] चूंकि, इस बीच उन्होंने कम-शक्ति वाली 10 एनएम मोबाइल चिप जारी की थी और इस प्रकार यह विशेष रूप से चीनी बाजारों के लिए अधिकांश चिप के रूप में डिसएबल थी।^[18]

जून 2018 में वीएलएसआई 2018 में, सैमसंग ने अपने 11 एलपीपी और 8 एलपीपी प्रक्रियाओं की घोषणा की थी और इस प्रकार 11एलपीपी सैमसंग 14 एनएम और 10 एनएम प्रौद्योगिकी पर आधारित हाइब्रिड के रूप में है। 11 एलपीपी उनके 10 एनएम बीईओएल पर आधारित है और इस प्रकार उनके 20 एनएम बीईओएल उनके 14 एलपीपी की तरह नहीं हैं। 8 एलपीपी उनकी 10 एलपीपी प्रक्रिया पर आधारित है।^[19]^[20]

एनवीडिया ने सितंबर 2020 में अपना जी फ़ोर्स 30 सीरीज़ जीपीयू जारी किया था। वे सैमसंग की 8 एनएम प्रक्रिया के एक कस्टम संस्करण पर बने हैं, जिसे सैमसंग 8N कहा जाता है, जिसमें 44.56 मिलियन ट्रांजिस्टर प्रति मिमी^{2 का ट्रांजिस्टर घनत्व है।^[21]^[22]}

10 एनएम प्रक्रिया नोड्स

फाउंड्री

	आईटीआरएस लॉजिक डिवाइस मूल सिद्धान्त 2015)		सैमसंग					टीएसएमसी	इंटेल
प्रक्रिया नाम	16/14 nm	11/10 nm	10LPE (10 nm)	10LPP (10 nm)	8LPP (8 nm)	8LPU (8 nm)	8LPA (8 nm)	10FF (10 nm)	10nm^[23]	10एनएम SF (10 nm)^{[lower-alpha 1]}
ट्रांजिस्टर घनत्व (MTr / mm²)	Unknown	Unknown	51.82^[20]		61.18^[20]		?	52.51^[24]	100.76^[25]^{[lower-alpha 2]}
ट्रांजिस्टर गेट पिच (एनएम)	70	48	68		64		?	66	54
इंटरकनेक्ट पिच (एनएम)	56	36	51		?		?	44	36
ट्रांजिस्टर फिन पिच (एनएम)	42	36	42		42		?	36	34
ट्रांजिस्टर फिन ऊंचाई (एनएम)	42	42	49		?		?	42	53
उत्पादन वर्ष	2015	2017	2017 production^[20]	2017 production^[20]	2018 production	2019 production	2021 production	2016 risk production^[13] 2017 production^[13]	2018 production (Cannon Lake)^[27]	2020 production (Tiger Lake)^[28]

↑ For 10nm ESF renamed Intel 7, see 7 nm)
↑ Intel uses this formula:^[26] ${\rm {No.\ Transistors/mm^{2}=0.6\cdot {\frac {\rm {NAND2\ Tr\ Count}}{\rm {NAND2\ Cell\ Area}}}+0.4\cdot {\frac {\rm {Scan\ Flip\ Flop\ Tr\ Count}}{\rm {Scan\ Flip\ Flop\ Cell\ Area}}}}}$

ट्रांजिस्टर गेट पिच को सीपीपी संपर्क पॉली पिच के रूप में भी जाना जाता है और इंटरकनेक्ट पिच को एमएमपी न्यूनतम धातु पिच भी कहा जाता है। सैमसंग ने अपनी 10 एनएम प्रक्रिया की सूचना दी जिसमें 64 एनएम ट्रांजिस्टर गेट पिच और 48 एनएम इंटरकनेक्ट पिच के रूप में बताया था। टीएसएमसी ने बताया कि उनकी 10 एनएम प्रक्रिया में 64 एनएम ट्रांजिस्टर गेट पिच और 42 एनएम इंटरकनेक्ट पिच के रूप में है। प्रोद्योगिकीय इनसाइट्स द्वारा आगे की जांच से पता चला कि ये मान गलत हैं और उन्हें तदनुसार अपडेट किया गया है। इसके अतिरिक्त, सैमसंग की 10 एनएम प्रक्रिया के ट्रांजिस्टर फिन की ऊंचाई एमएसएसकॉर्पस सीओ द्वारा सेमीकॉन ताइवान 2017 में अपडेट की गई थी।^[29]^[30]^[31]^[32]^[33] ग्लोबल फाउंड्रीज ने 10 एनएम नोड विकसित नहीं करने का निर्णय लिया, क्योंकि उसका मानना था कि यह अल्पकालिक रूप में ही रहेगा,^[34] सैमसंग की 8 एनएम प्रक्रिया विशेष रूप से डीयूवी लिथोग्राफी का उपयोग करने वाली कंपनी की आखिरी प्रक्रिया के रूप में है।^[35]

ड्रम 10 एनएम क्लास

ड्रम उद्योग के लिए 10 एनएम-क्लास शब्द का प्रयोग अधिकांशतः किया जाता है और यह आयाम सामान्यतः सक्रिय क्षेत्र की आधी पिच को संदर्भित करता है।^{[citation needed]} 10 एनएम फाउंड्री संरचनाएं सामान्यतः बहुत बड़ी होती हैं।^{[citation needed]}

सामान्यतः 10 एनएम क्लास 10 से 19 एनएम फीचर आकार के साथ ड्रम को संदर्भित करता है और इसे पहली बार 2016 में प्रस्तुत किया गया था। 2020 तक 10 एनएम क्लास ड्रम की तीन पीढ़ियो के रूप में हैं 1x एनएम (19-17 एनएम, जेन1); 1y एनएम (16-14 एनएम, जेन2) और 1z एनएम (13-11 एनएम, जेन3) के रूप में हैं।^[36] तीसरी पीढ़ी के 1z ड्रम को पहली बार सैमसंग द्वारा 2019 में प्रस्तुत किया गया था और प्रारंभ में इसे इयूवी लिथोग्राफी के उपयोग के बिना एआरएफ लिथोग्राफी का उपयोग करके उत्पादित करने के लिए कहा गया था;^[37]^[38] और इस प्रकार पश्चात् के उत्पादन ने ईयूवी लिथोग्राफी का उपयोग किया।^[39]

1z से सैमसंग से परे इसके अगले नोड चौथी पीढ़ी के 10 एनएम क्लास को ड्रम को नाम दिया गया था। डी 1 ए 2021 के लिए और उस डी 1 बी से आगे 2022 की उम्मीद है; जबकि माइक्रोन प्रौद्योगिकीय सफल नोड्स को D1α और D1β के रूप में संदर्भित करती है।^[40] माइक्रोन ने 2021 की प्रारंभ में 1α क्लास ड्रम के वॉल्यूम शिपमेंट की घोषणा की थी।^[41]

संदर्भ

↑ Hruska, Joel. "14nm, 7nm, 5nm: How low can CMOS go? It depends if you ask the engineers or the economists..."

[24] For 10nm ESF renamed Intel 7, see 7 nm)

[28] Intel uses this formula:^[26] ${\rm {No.\ Transistors/mm^{2}=0.6\cdot {\frac {\rm {NAND2\ Tr\ Count}}{\rm {NAND2\ Cell\ Area}}}+0.4\cdot {\frac {\rm {Scan\ Flip\ Flop\ Tr\ Count}}{\rm {Scan\ Flip\ Flop\ Cell\ Area}}}}}$

[1] Hruska, Joel. "14nm, 7nm, 5nm: How low can CMOS go? It depends if you ask the engineers or the economists..."

[1]

[2]

[3]

[4]

[5]

[6]

[7]

[8]

[9]

[10]

[11]

[12]

[13]

[14]

[15]

[16]

[17]

[18]

[19]

[20]

[21]

[22]

[23]

[lower-alpha 1]

[24]

[25]

[lower-alpha 2]

[27]

[28]

[26]

[29]

[30]

[31]

[32]

[33]

[34]

[35]

[36]

[37]

[38]

[39]

[40]

[41]

Anonymous

Search

10 एनएम प्रक्रिया

Namespaces

More

Page actions

Contents