स्थैतिक समय विश्लेषण
स्टेटिक टाइमिंग एनालिसिस (एसटीए) पूर्ण परिपथ के सिमुलेशन की आवश्यकता के बिना तुल्यकालिक परिपथ के अपेक्षित समय की गणना करने का सिमुलेशन विधि है।
उच्च-निष्पादन वाले एकीकृत परिपथो को परंपरागत रूप से उस घड़ी की आवृत्ति द्वारा चित्रित किया गया है जिस पर वह काम करते हैं। निर्दिष्ट गति पर संचालित करने के लिए परिपथ की क्षमता को मापने के लिए प्रारुप प्रक्रिया के समय कई चरणों में इसकी विलम्ब को मापने की क्षमता की आवश्यकता होती है। इसके अतिरिक्त, विलंब की गणना को डिजाइन के विभिन्न चरणों, जैसे तर्क संश्लेषण, लेआउट (प्लेसमेंट (ईडीए) और रूटिंग (ईडीए)) पर टाइमिंग ऑप्टिमाइज़र के आंतरिक में सम्मिलित किया जाना चाहिए, इस प्रकार से इन-प्लेस ऑप्टिमाइज़ेशन को डिज़ाइन चक्र में देर से प्रदर्शित किया जाता है। जबकि इस प्रकार के समय माप सैद्धांतिक रूप से एक कठोर SPICE परिपथ सिमुलेशन का उपयोग करके किया जा सकता है, इस प्रकार से स्टेटिक टाइमिंग विश्लेषण परिपथ टाइमिंग के तेज और युक्तिपूर्वक स्पष्ट माप को सुविधाजनक बनाने में महत्वपूर्ण भूमिका निभाता है। इस प्रकार का दृष्टिकोण व्यावहारिक होने के लिए बहुत धीमा होने के लिए उत्तरदायी है। इस प्रकार से स्टेटिक टाइमिंग विश्लेषण परिपथ टाइमिंग के तेज और युक्तिपूर्वक प्रयुक्त माप को सुविधाजनक बनाने में महत्वपूर्ण भूमिका निभाता है। इस प्रकार से गति एप सरलीकृत टाइमिंग मॉडल के उपयोग से और ज्यादातर परिपथ में तार्किक इंटरैक्शन की अप्रत्यक्ष करके आता है। यह पिछले कुछ दशकों में डिजाइन का मुख्य आधार बन गया है।
इस प्रकार से स्टैटिक टाइमिंग एप्रोच के अच्छे विवरणों में से एक 1966 में प्रोग्राम इवैल्यूएशन एंड रिव्यू टेक्निक कार्यक्रम मूल्यांकन और समीक्षा विधि (पीईआरटी) पर आधारित था।[1] 1980 के दशक की प्रारंभिकुआत में अधिक आधुनिक संस्करण और एल्गोरिदम सामने आए।[2][3][4]
उद्देश्य
एक सिंक्रोनस डिजिटल सिस्टम में, डेटा को लॉकस्टेप में स्थानांतरित करना चाहिए, क्लॉक सिग्नल के प्रत्येक टिक पर एक चरण को आगे बढ़ाना सिंक्रोनस परिपथ में, डेटा को घड़ी संकेत के प्रत्येक टिक पर चरण को आगे बढ़ाते हुए लॉकस्टेप (कंप्यूटिंग) में जाना चाहिए। यह फ्लिप-फ्लॉप (इलेक्ट्रॉनिक्स) | फ्लिप-फ्लॉप या कुंडी (इलेक्ट्रॉनिक) जैसे तत्वों को सिंक्रनाइज़ करके प्रयुक्त किया जाता है, जो घड़ी द्वारा ऐसा करने का निर्देश दिए जाने पर उनके इनपुट को उनके आउटपुट में कॉपी करते हैं। इसलिए यह प्रणाली में केवल दो प्रकार की समय त्रुटियां का उपयोग किया जाता हैं:
- इस प्रकार अधिकतम समय का उल्लंघन, जब कोई सिग्नल बहुत देर से आता है, और उस समय वह छूट जाता था जब उसे आगे बढ़ना चाहिए। इन्हें सामान्यतः समुच्चयअप उल्लंघन/जांच के रूप में जाना जाता है जो वास्तव में एक समय का पथों पर चक्र परिवर्तन से जुड़े अधिकतम समय के उल्लंघन का उपसमूह है।
- इस प्रकार न्यूनतम समय उल्लंघन, जब घड़ी के सक्रिय संक्रमण के तुरंत बाद इनपुट सिग्नल बदल जाता है। इन्हें सामान्यतः होल्ड उल्लंघन/चेक के रूप में जाना जाता है जो वास्तव में एक समय का पथ में न्यूनतम समय के उल्लंघन का सबसमुच्चय हैं।
इस प्रकार से सिग्नल आने का समय कई कारणों से भिन्न हो सकता है। और इनपुट डेटा भिन्न हो सकता है, परिपथ अलग-अलग ऑपरेशन कर सकता है, तापमान और वोल्टेज बदल सकता है, और प्रत्येक भाग के सटीक निर्माण में विनिर्माण अंतर हैं। स्थैतिक समय विश्लेषण का मुख्य लक्ष्य यह सत्यापित करना है कि इन संभावित विविधताओं के अतिरिक्त, सभी सिग्नल न तो बहुत जल्दी और न ही बहुत देर से पहुंचेंगे, और इसलिए उचित परिपथ संचालन का आश्वासन दिया जा सकता है।
चूंकि एसटीए हर रास्ते को सत्यापित करने में सक्षम है, यह अन्य समस्याओं जैसे ग्लिच, धीमी पथ और घड़ी के झुकाव का पता लगा सकता है।
परिभाषाएँ
- महत्वपूर्ण पथ को इनपुट और आउटपुट के बीच के पथ के रूप में अधिकतम विलंब के साथ परिभाषित किया गया है। इस प्रकार नीचे दिए गए सूचीबद्ध विधियों के द्वारा परिपथ समय की गणना की गई है, ट्रेसबैक विधि का उपयोग करके महत्वपूर्ण पथ को सरलता से पाया जा सकता है।
- किसी भी सिग्नल के आगमन का समय निश्चित बिंदु पर सिग्नल के आने के लिए बीता हुआ समय है। संदर्भ, या समय 0.0, अधिकांशतः घड़ी संकेत के आगमन समय के रूप में लिया जाता है। आगमन समय की गणना करने के लिए, पथ में सभी घटकों की विलंबित गणना की आवश्यकता होगी। आगमन के समय, और वास्तव में समय विश्लेषण में लगभग हर समय, सामान्य रूप से मूल्यों की जोड़ी के रूप में रखा जाता है - जल्द से जल्द संभव समय जिस पर संकेत बदल सकता है, और नवीनतम उपयोग किया जाता है।
- इस प्रकार अन्य उपयोगी अवधारणा आवश्यक समय है। यह नवीनतम समय है जब घड़ी चक्र को वांछित से अधिक लंबा किए बिना सिग्नल पहुच सकता है। आवश्यक समय की गणना निम्नानुसार होती है: प्रत्येक प्राथमिक आउटपुट पर, वृद्धि/गिरावट के लिए आवश्यक समय परिपथ को प्रदान किए गए विनिर्देशों के अनुसार निर्धारित किए जाते हैं। इस प्रकार अगला, बैकवर्ड टोपोलॉजिकल ट्रैवर्सल किया जाता है, प्रत्येक गेट को संसाधित करते हुए जब उसके सभी फैनआउट्स पर आवश्यक समय ज्ञात हो।
- प्रत्येक कनेक्शन से जुड़ा स्लैक आवश्यक समय और आगमन समय के बीच का अंतर है। किसी नोड पर सकारात्मक स्लैक का तात्पर्य है कि परिपथ के समग्र विलंब को प्रभावित किए बिना, उस नोड पर आगमन का समय एस द्वारा बढ़ाया जा सकता है। इसके विपरीत, ऋणात्मक स्लैक का तात्पर्य है कि पथ बहुत धीमा है, और यदि पूरे परिपथ को वांछित गति से काम करना है तो पथ को तेज किया जाना चाहिए (या संदर्भ संकेत में देरी)।
कोनों और एसटीए
अधिकांशतः , डिजाइनर कई स्थितियों में अपने डिजाइन को योग्य बनाना चाहते हैं। इलेक्ट्रॉनिक परिपथ का व्यवहार अधिकांशतः इसके वातावरण में तापमान या स्थानीय वोल्टेज भिन्नता जैसे विभिन्न कारकों पर निर्भर होता है। ऐसे मामले में या तो एसटीए को एक से अधिक शर्तों के समुच्चय के लिए क्रिया करने की आवश्यकता होती है, या एसटीए को प्रत्येक घटक के लिए संभावित देरी की सीमा के साथ काम करने के लिए तैयार रहना चाहिए, जो कि एकल मान के विपरीत है।
उचित विधियो के साथ, स्थिति भिन्नताओं के प्रतिरूप की विशेषता होती है और प्रत्येक चरम स्थिति को एक कोने के रूप में कहा जा सकता है। प्रत्येक चरम स्थिति को प्रक्रिया कोनों के रूप में माना जा सकता है। सेल विशेषताओं में चरम को 'प्रक्रिया, वोल्टेज और तापमान (पीवीटी) कोनों' के रूप में माना जा सकता है और शुद्ध विशेषताओं में चरम को 'निष्कर्षण कोनों' के रूप में माना जा सकता है। फिर पीवीटी निष्कर्षण कोनों के प्रत्येक संयोजन प्रतिरूप को 'टाइमिंग कॉर्नर' के रूप में संदर्भित किया जाता है क्योंकि यह उस बिंदु का प्रतिनिधित्व करता है जहां समय चरम पर होगा। यदि डिजाइन प्रत्येक चरम स्थिति में काम करता है, तो मोनोटोनिक व्यवहार की धारणा के अनुसार , डिजाइन सभी मध्यवर्ती बिंदुओं के लिए भी योग्य है।
स्थैतिक समय विश्लेषण में कोनों के उपयोग की कई सीमाएँ हैं। यह अत्यधिक आशावादी हो सकता है, क्योंकि यह सही ट्रैकिंग मानता है: यदि एक गेट तेज़ है, तो सभी गेट्स तेज़ माने जाते हैं, या यदि एक गेट के लिए वोल्टेज कम है, तो यह अन्य सभी के लिए भी कम है। कोने अत्यधिक निराशावादी भी हो सकते हैं, सबसे खराब स्थिति वाले कोने के लिए संभवतः ही कभी हो सकता है। आईसी में, उदाहरण के लिए, इसकी अनुमत सीमा के पतले या मोटे सिरे पर एक धातु की परत का होना दुर्लभ नहीं हो सकता है, किन्तुसभी 10 परतों का एक ही सीमा पर होना बहुत दुर्लभ होगा, क्योंकि वे स्वतंत्र रूप से निर्मित होती हैं। . सांख्यिकीय एसटीए, जो वितरण के साथ देरी की स्थान लेता है, और सहसंबंध के साथ ट्रैकिंग करता है, एक ही समस्या के लिए अधिक परिष्कृत दृष्टिकोण प्रदान करता है।
एसटीए के लिए सबसे प्रमुख विधि
स्थैतिक समय विश्लेषण में, स्थैतिक शब्द इस तथ्य को इंगित करता है कि यह समय विश्लेषण इनपुट-स्वतंत्र तरीके से किया जाता है, और सभी संभावित इनपुट संयोजनों पर परिपथ की सबसे खराब स्थिति में देरी का पता लगाने का उद्देश्य है। इस तरह के दृष्टिकोण की कम्प्यूटेशनल दक्षता (ग्राफ़ में किनारों की संख्या में रैखिक) के परिणामस्वरूप इसका व्यापक उपयोग हुआ है, भले ही इसकी कुछ सीमाएँ हों। विधि जिसे सामान्यतः कार्यक्रम मूल्यांकन और समीक्षा विधि के रूप में संदर्भित किया जाता है, एसटीए में लोकप्रिय रूप से उपयोग की जाती है। चूँकि, PERT मिथ्या नाम है, और समय विश्लेषण पर अधिकांश साहित्य में चर्चा की गई तथाकथित PERT विधि महत्वपूर्ण पथ विधि (CPM) को संदर्भित करती है जो परियोजना प्रबंधन में व्यापक रूप से उपयोग की जाती है। जबकि सीपीएम-आधारित विधियां आज उपयोग में प्रमुख हैं, ट्रैवर्सिंग परिपथ ग्राफ़ के लिए अन्य तरीके, जैसे कि गहराई-प्रथम खोज, का उपयोग विभिन्न समय विश्लेषणकर्ताओं द्वारा किया गया है।
इंटरफ़ेस समय विश्लेषण
चिप डिजाइनिंग में कई आम समस्याएं डिजाइन के विभिन्न घटकों के बीच इंटरफेस टाइमिंग से संबंधित हैं। ये कई कारकों के कारण उत्पन्न हो सकते हैं जिनमें अपूर्ण सिमुलेशन मॉडल, इंटरफ़ेस समय को ठीक से सत्यापित करने के लिए परीक्षण स्थितियों की कमी, सिंक्रनाइज़ेशन के लिए आवश्यकताएं, गलत इंटरफ़ेस विनिर्देश और 'ब्लैक बॉक्स' के रूप में आपूर्ति किए गए घटक की डिज़ाइनर समझ की कमी सम्मिलित है। इंटरफ़ेस समय का विश्लेषण करने के लिए स्पष्ट रूप से डिज़ाइन किए गए विशेष CAD उपकरण हैं, जैसे विशिष्ट CAD उपकरण हैं जो यह सत्यापित करने के लिए हैं कि इंटरफ़ेस का कार्यान्वयन कार्यात्मक विनिर्देश (मॉडल जाँच जैसी विधि ों का उपयोग करके) के अनुरूप है।
सांख्यिकीय स्थैतिक समय विश्लेषण (एसएसटीए)
सांख्यिकीय स्थिर समय विश्लेषण (एसएसटीए) ऐसी प्रक्रिया है जो एकीकृत परिपथों में प्रक्रिया की जटिलताओं और पर्यावरणीय विविधताओं को संभालने के लिए तेजी से आवश्यक होती जा रही है।
यह भी देखें
- गतिशील समय सत्यापन
- इलेक्ट्रॉनिक डिजाइन स्वचालन
- एकीकृत परिपथ डिजाइन
- तर्क विश्लेषक-एसटीए के सत्यापन के लिए
- तर्क अनुकरण
- सिमुलेशन
- समय सीमा
- सबसे खराब स्थिति निष्पादन समय
- साइनऑफ़ (इलेक्ट्रॉनिक डिज़ाइन ऑटोमेशन)
टिप्पणियाँ
- ↑ Kirkpatrick, TI & Clark, NR (1966). "PERT as an aid to logic design". IBM Journal of Research and Development. IBM Corp. 10 (2): 135–141. doi:10.1147/rd.102.0135.
- ↑ McWilliams, T.M. (1980). "Verification of timing constraints on large digital systems" (PDF). Design Automation, 1980. 17th Conference on. IEEE. pp. 139–147.
- ↑ G. Martin; J. Berrie; T. Little; D. Mackay; J. McVean; D. Tomsett; L. Weston (1981). "An integrated LSI design aids system". Microelectronics Journal. 12 (4): 18–22. doi:10.1016/S0026-2692(81)80259-5.
- ↑ Hitchcock, R. and Smith, G.L. and Cheng, D.D. (1982). "Timing analysis of computer hardware". IBM Journal of Research and Development. IBM. 26 (1): 100–105. CiteSeerX 10.1.1.83.2093. doi:10.1147/rd.261.0100.
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संदर्भ
- Electronic Design Automation For Integrated Circuits Handbook, by Lavagno, Martin, and Scheffer, ISBN 0-8493-3096-3 A survey of the field. This article was derived from Volume II, Chapter 8, 'Static Timing Analysis' by Sachin Sapatnekar, with permission.
- Static Timing Analysis for Nanometer Designs, by R. Chadha and J. Bhasker, ISBN 978-0-387-93819-6, Springer, 2009.
