गुडइयर एमपीपी
गुडइयर मैसिवली पैरेलल प्रोसेसर (MPP) था, एक मासिवली पैरलल प्रोसेसिंग सुपर कंप्यूटर था जिसे गुडइयर एयरोस्पेस ने नासा गोडार्ड अंतरिक्ष उड़ान केंद्र के लिए बनाया था। इसका निर्माण किया गया था जिससे यह अन्य उपस्थित सुपरकंप्यूटर विन्यासों की समानता में कम लागत पर विशालाकार संगणना क्षमता प्रदान कर सके, हजारों सरल प्रोसेसिंग तत्वों का उपयोग करके, बल्कि कुछ कंप्लेक्स CPU का उपयोग करने से। MPP के विकास कार्य 1979 के आस-पास प्रारंभ हुआ; यह मई 1983 में डिलिवर किया गया था और 1985 से 1991 तक सामान्य उपयोग में था।
इसका आधार गूडयियर के पहले स्टारन ऐरे प्रोसेसर पर रखा गया था, जो एक 4x256 1-बिट आर्किटेक्चर तत्व (पीई) कंप्यूटर था। MPP एक 128x128 2-आयामी सरणी है जिसमें 1-बिट चौड़े पीई हैं। वास्तविकता में, 132x128 पीई को व्यवस्थित किया गया था जिसमें एक 4x128 व्यवस्था द्वारा क्षति सहिष्णुता के लिए 4 पंक्तियों (या स्तंभों) के प्रोसेसरों की स्थानांतरण की जा सकती थी। पीई एकल निर्देश, बहुगुणा डेटा (SIMD) ढंग में कार्य करते थे - प्रत्येक पीई एक ही समय पर एक ही परिचालन यूनिट के नियंत्रण में विभिन्न डेटा तत्वों पर समान कार्य करता था।
1991 में MPP का उपयोग समाप्त होने के बाद, इसे स्मिथसोनियन इंस्टीट्यूशनको दान किया गया और अब यह राष्ट्रीय वायु और अंतरिक्ष संग्रहालय के स्टीवन एफ. उदवार-हेजी सेंटर के संग्रह में है। गोडडार्ड में इसे मासपार एमपी-1 और क्रे T3D मासिवली पैरलल कंप्यूटरों द्वारा आगे बदल दिया गया।
अनुप्रयोग
MPP का प्राथमिक विकास उच्च गति से उपग्रह छवियों के विश्लेषण के लिए किया गया था। प्रारंभिक परीक्षणों में, यह लैंडसैट छवि पर विभिन्न भूमि उपयोग क्षेत्रों को 18 सेकंड में प्राप्त और अलग करने में सक्षम था, जबकि DEC VAX-11/780 पर 7 घंटे लग रहे थे।[1]
जब इस सिस्टम को उत्पादन में उपयोग किया गया था, तो नासा के स्पेस साइंस और एप्लीकेशन्स कार्यालय ने वैज्ञानिकों से प्रस्तावों का निवेदन किया था जिससे वे MPP पर विभिन्न गणनात्मक एल्गोरिदम का परीक्षण और कार्यान्वयन कर सकें। 40 परियोजनाएं स्वीकृत की गईं, जो "MPP कार्य समूह" का गठन करने के लिए थीं; इनमें से अधिकांश के परिणामों को 1986 में पहले समूहारोही सम्पद की द्वितीय संमेलन पर प्रस्तुत किया गया।
एमपीपी से बने अनुप्रयोगों के कुछ उदाहरण हैं:
* कृत्रिम झिरीदार रडार डेटा का सिग्नल प्रोसेसिंग
- उपग्रह चित्रों की फोटोग्रामेट्री के माध्यम से स्थलाकृतिक मानचित्र बनाना
- महासागर संचलन का गणितीय मॉडलिंग
- रे ट्रेसिंग (ग्राफिक्स) कंप्यूटर ग्राफिक्स
- तंत्रिका - तंत्र
- रैखिक समीकरणों की बड़ी प्रणालियों को हल करना
- ब्रह्मांडीय किरण आवेशित कण परिवहन का अनुकरण
- उच्च संकल्प मैंडेलब्रॉट सेट
सिस्टम आर्किटेक्चर
समग्र MPP हार्डवेयर में ऐरे यूनिट, ऐरे कंट्रोल यूनिट, स्टेजिंग मेमोरी और होस्ट प्रोसेसर सम्मलित थे।
16,384 प्रसंस्करण तत्वों की 128x128 सरणी होने के कारण ऐरे यूनिट एमपीपी का दिल था। प्रत्येक पीई अपने चार निकटतम पड़ोसियों - उत्तर, दक्षिण, पूर्व और पश्चिम से जुड़ा था। सरणी को एक विमान, एक सिलेंडर, डेज़ी-चेन या टोरस के रूप में कॉन्फ़िगर किया जा सकता है। PEs को नीलम सिलिकॉन-ऑन-सफायर बड़े पैमाने पर एकीकरण चिप पर एक कस्टम सिलिकॉन पर लागू किया गया था जिसमें 2x4 सबएरे के रूप में आठ PE सम्मलित थे। प्रत्येक PE में अंकगणित और तर्क इकाइयाँ, 35 शिफ्ट रजिस्टर और 1024 बिट्स रैंडम एक्सेस मेमोरी ऑफ-द-शेल्फ मेमोरी चिप्स के साथ लागू की गई थी। प्रोसेसर बिट-स्लाइस विधि से काम करते थे और डेटा की चर लंबाई पर काम कर सकते थे। सरणी की ऑपरेटिंग आवृत्ति 10 मेगाहर्ट्ज थी। सभी 16,384 पीई के डेटा-बस राज्यों को समावेशी या समावेशी-या तर्क तत्वों के एक पेड़ में जोड़ा गया था, जिनके एकल आउटपुट का उपयोग संचालन के लिए ऐरे कंट्रोल यूनिट में किया गया था, जैसे कि समानांतर में एक सरणी का अधिकतम या न्यूनतम मूल्य खोजना। संचालन के प्रत्येक पीई नियंत्रित मास्किंग में एक रजिस्टर - छुपा हुआ संचालन एकमात्र उन पीई पर किया जाता था जहां यह रजिस्टर बिट सेट किया गया था।
एरे कंट्रोल यूनिट (एसीयू) एरे यूनिट में सभी पीई को कमांड और मेमोरी एड्रेस प्रसारित करता है, और एरे यूनिट से स्टेटस बिट्स प्राप्त करता है। इसने बहीखाता संचालन जैसे लूप कंट्रोल और सबरूटीन कॉलिंग का प्रदर्शन किया। एप्लिकेशन प्रोग्राम कोड ACU की मेमोरी में संग्रहीत किया गया था; ACU ने कार्यक्रम के अदिश भागों को निष्पादित किया, और फिर सरणी के समानांतर निर्देशों को पंक्तिबद्ध किया। इसने पीई के बीच और एरे यूनिट और स्टेजिंग मेमोरी के बीच डेटा के स्थानांतरण को भी नियंत्रित किया।
स्टेजिंग मेमोरी 32 थी एरे यूनिट को बफर करने के लिए मेमोरी का एमबी ब्लॉक आंकड़े। यह उपयोगी था क्योंकि पीई के पास एकमात्र कुल 2 थे एमबी मेमोरी (1024 बिट्स प्रति पीई), और क्योंकि यह होस्ट प्रोसेसर कनेक्शन (80 मेगाबाइट/सेकंड बनाम 5 मेगाबाइट/सेकंड) की समानता में उच्च संचार बिट दर प्रदान करता है। स्टेजिंग मेमोरी ने डेटा-हेरफेर सुविधाएँ भी प्रदान कीं जैसे कि कोने को मोड़ना ( बाइट अभिविन्यास को पुनर्व्यवस्थित करना | सरणी से बाइट- या शब्द-उन्मुख डेटा) और बहु-आयामी सरणी एक्सेस।
डेटा को 128 समानांतर रेखाओं के माध्यम से स्टेजिंग मेमोरी और सरणी के बीच स्थानांतरित किया गया था।
होस्ट प्रोसेसर एक फ्रंट-एंड कंप्यूटर था जो एमपीपी में प्रोग्राम और डेटा लोड करता था, और एमपीपी को सॉफ्टवेयर डेवलपमेंट टूल और नेटवर्क एक्सेस प्रदान करता था। मूल होस्ट प्रोसेसर एक PDP-11 था, जिसे जल्द ही VAX-11/780 से बदल दिया गया, जो DR-780 चैनल द्वारा एमपीपी से जुड़ा था। VAX ने ओपनवीएमएस ऑपरेटिंग सिस्टम चलाया, और इसे एमपीपी पास्कल में प्रोग्राम किया गया।
संचालन की गति
एमपीपी पर बुनियादी अंकगणितीय संचालन के लिए अपरिष्कृत कंप्यूटिंग गति इस प्रकार थी:
| ऑपरेशन | प्रति सेकंड लाखों ऑपरेशन |
|---|---|
| सरणियों का जोड़ | |
| 8-बिट पूर्णांक (9-बिट योग) | 6553 |
| 12-बिट पूर्णांक (13-बिट योग) | 4428 |
| 32-बिट फ़्लोटिंग पॉइंट नंबर | 430 |
| सरणियों का गुणन | |
| 8-बिट पूर्णांक (16-बिट उत्पाद) | 1861 |
| 12-बिट पूर्णांक (24-बिट उत्पाद) | 910 |
| 32-बिट फ़्लोटिंग पॉइंट नंबर | 216 |
| अदिश द्वारा सरणी का गुणन | |
| 8-बिट पूर्णांक (16-बिट उत्पाद) | 2340 |
| 12-बिट पूर्णांक (24-बिट उत्पाद) | 1260 |
| 32-बिट फ़्लोटिंग पॉइंट नंबर | 373 |
यह भी देखें
- आईसीएल डीएपी
- सोचने वाली मशीनें निगम कनेक्शन मशीन
- मासपार
- बियोवुल्फ़ क्लस्टर
- पारसीटेक
- ऊपर
संदर्भ
- Fischer, James R.; Goodyear Aerospace Corporation (1987). "Appendix B. Technical Summary". Frontiers of massively parallel scientific computation. National Aeronautics and Space Administration, Scientific and Technical Information Office. pp. 289–294. Retrieved 11 June 2012.
- Batcher, K. E. (1 September 1980). "Design of a Massively Parallel Processor". IEEE Transactions on Computers. C-29 (9): 836–840. doi:10.1109/TC.1980.1675684. S2CID 13351618.
- Batcher, Ken (1998). "Retrospective: architecture of a massively parallel processor". Proceeding ISCA '98 25 Years of the International Symposia on Computer Architecture. Isca '98: 15–16. doi:10.1145/285930.285937. ISBN 978-1581130584. S2CID 1875609.
- J. L. Potter, ed. (1986). Massively parallel processor. [S.l.]: Mit Press. ISBN 9780262661799.
- Neil Boyd Coletti, "Image processing on MPP-like arrays", Ph.D. thesis, Department of Computer Science, University of Illinois at Urbana-Champaign, 1983.
- Efstratios J. Gallopoulos; Scott D. McEwan (1983). Numerical Experiments with the Massively Parallel Processor. Department of Computer Science, University of Illinois at Urbana-Champaign. Retrieved 11 June 2012.
- Gallopoulos, E.J. (July 1985). "The Massively Parallel Processor for problems in fluid dynamics". Computer Physics Communications. 37 (1–3): 311–315. Bibcode:1985CoPhC..37..311G. doi:10.1016/0010-4655(85)90167-5.
- E. Gallopoulos, D. Kopetzky, S.McEwan, D.L. Slotnick and A. Spry, "MPP program development and simulation". In "The Massively Parallel Processor", J.L. Potter ed., pp. 276–290, MIT Press, 1985
- Tom Henkel. "MPP processes satellite data; Supercomputer claims world's fastest I/O rate", Computerworld, 13 Feb 1984, p. 99.
- Eric J. Lerner. "Many processors make light work", Aerospace America, February 1986, p. 50.
- ↑ "बड़े पैमाने पर समानांतर प्रोसेसर उच्च गति प्रदान करता है". Aviation Week & Space Technology. 1984-05-28. p. 157.
- Todd Kushner, Angela Wu, Azriel Rosenfeld, "Image Processing on MPP", Pattern Recognition - PR, vol. 15, no. 3, pp. 121–130, 1982
