जेएफईटी

JFET

File:JFET cross section.svg Electric current from source to drain in a p-channel JFET is restricted when a voltage is applied to the gate.
प्रकार	Active
Pin configuration	drain, gate, source
Electronic symbol
File:IEEE 315-1975 (1993) 8.6.10.1.b.svg File:IEEE 315-1975 (1993) 8.6.11.1.b.svg

संधि-द्वार क्षेत्र प्रभाव प्रतिरोधान्तरित्र (JFET) क्षेत्र प्रभाव प्रतिरोधान्तरित्र के सबसे सरल प्रकारों में से एक है। JFETs त्रि अंतक अर्ध-परिचालक उपकरण हैं जिनका उपयोग इलेक्ट्रानिक्स नियंत्रित स्विच या वोल्टेज-नियंत्रित अवरोधक के रूप में या प्रवर्धक बनाने के लिए किया जा सकता है।

द्विध्रुवी संधि प्रतिरोधान्तरित्र के विपरीत, जेएफईटी विशेष रूप से वोल्टेज-नियंत्रित होते हैं, जिसमें उन्हें अभिनतीकरण विद्युत प्रवाह की आवश्यकता नहीं होती है। स्रोत और अपवाहिका अवसानक (इलेक्ट्रॉनिक्स) के बीच एक अर्धचालक प्रणाल के माध्यम से विद्युत आवेश प्रवाहित होता है। एक द्वार अवसानक पर पश्चदिशिक बायस वोल्टेज लगाने से, प्रणाल लंबाई मॉडुलन होता है, जिससे विद्युत प्रवाह बाधित होता है या पूरी तरह से बंद हो जाता है। JFET सामान्यतः तब संचालित होता है जब इसके द्वार और स्रोत अवसानकों के बीच शून्य वोल्टेज होता है। यदि इसके द्वार और स्रोत अवसानकों के बीच उचित विद्युत ध्रुवता का संभावित अंतर लागू किया जाता है, तो JFET वर्तमान प्रवाह के लिए अधिक प्रतिरोधी होगा, जिसका अर्थ है कि स्रोत और नाली अवसानकों के बीच प्रणाल में कम धारा प्रवाहित होगी।

जेएफईटी को कभी-कभी ह्रासमान उपकरण के रूप में जाना जाता है, क्योंकि वे एक ह्रासमान क्षेत्र के सिद्धांत पर भरोसा करते हैं, जो बहुसंख्यक चार्ज वाहक से रहित है। विद्युत प्रवाह को प्रवाहित करने के लिए रिक्तीकरण क्षेत्र को बंद करना पड़ता है।

जेएफईटी में एक n-प्रकार या p-प्रकार अर्धचालक प्रणाल हो सकता है। n-टाइप में, यदि द्वार पर लगाया गया वोल्टेज स्रोत के संबंध में ऋणात्मक है, तो विद्युत प्रवाह कम हो जाएगा (इसी तरह p-टाइप में, यदि द्वार पर लगाया गया वोल्टेज स्रोत के संबंध में सकारात्मक है)। क्योंकि एक सामान्य स्रोत या सामान्य नाली विन्यास में JFET में एक बड़ा निविष्ट प्रतिबाधा है (कभी-कभी 10¹⁰ ओम के क्रम में), द्वार के निविष्ट के रूप में उपयोग किए जाने वाले विद्युत परिपथ से थोड़ा विद्युत प्रवाह खींचा जाता है।

इतिहास

1920 और 1930 के दशक में जूलियस एडगर लिलियनफेल्ड द्वारा एफईटी जैसे उपकरणों का उत्तराधिकार एकस्व अधिकार (पेटेंट) कराया गया था। हालांकि, एफईटी के वास्तव में निर्मित होने से पहले सामग्री विज्ञान और निर्माण प्रौद्योगिकी को दशकों के अग्रिमों की आवश्यकता होगी।

JFET को पहली बार 1945 में हेनरिक वेलकर द्वारा एकस्व अधिकार कराया गया था। 1940 के दशक के दौरान, शोधकर्ता जॉन बार्डीन, वाल्टर हाउसर ब्रेटन, और विलियम शॉक्ले FET बनाने का प्रयास कर रहे थे, लेकिन अपने बार-बार के प्रयासों में असफल रहे। उन्होंने अपनी विफलताओं के कारणों का निदान करने के प्रयास के दौरान बिंदु-संपर्क प्रतिरोधान्तरित्र की खोज की। 1952 में JFET पर शॉकले के सैद्धांतिक उपचार के बाद, 1953 में जॉर्ज सी. डैसी और इयान मुनरो रॉस द्वारा एक कामकाजी व्यावहारिक JFET बनाया गया था।जापानी इंजीनियरों जून-इचि निशिजावा और वाई. वातानाबे ने 1950 में इसी तरह के उपकरण के लिए एक एकस्व अधिकार के लिए आवेदन किया जिसे स्थिर प्रेरण प्रतिरोधान्तरित्र (SIT) कहा गया। SIT एक छोटा प्रणाल वाला JFET का एक प्रकार है।

JFETs के साथ द्रुतगति, उच्‍च-वोल्टता स्विचिंग 2008 में सिलिकॉन कार्बाइड (SiC) विस्तृत-ऊर्जा अंतराल के व्यावसायिक परिचय के बाद तकनीकी रूप से व्यवहार्य हो गई। निर्माण में प्रारम्भिक कठिनाइयों के कारण - विशेष रूप से, विसंगतियां और कम उपज - सीआईसी जेएफईटी पहले उच्च लागत के साथ एक निकेत उत्पाद बना रहा। 2018 तक, इन विनिर्माण स्तिथियों को ज्यादातर हल कर लिया गया था। तब तक, SiC JFETs का उपयोग सामान्यतः पारंपरिक निम्‍न-वोल्टता सिलिकॉन मॉस्फेट के संयोजन में किया जाता था। इस संयोजन में, SiC JFET + Si मॉस्फेट उपकरणों में विस्तृत बैंड-अंतराल उपकरणों के साथ-साथ मॉस्फेट के आसान द्वार उत्तजन के लाभ हैं।

संरचना

JFET अर्धचालक सामग्री, डोपिंग (अर्धचालक) का एक लंबा प्रणाल है जिसमें धनात्मक विद्युत आवेश वाहकों या इलेक्ट्रॉन छिद्र (p-प्रकार), या नकारात्मक वाहकों या इलेक्ट्रॉन छेदn-प्रकार) की बहुतायत होती है। प्रत्येक छोर पर ओमिक संपर्क स्रोत (एस) और नाली (डी) बनाते हैं। एक पीएन संधि | पीएन-संधि प्रणाल के एक या दोनों किनारों पर बनता है, या प्रणाल के विपरीत डोपिंग वाले क्षेत्र का उपयोग करके और ओमिक द्वार संपर्क (जी) का उपयोग करके पक्षपाती होता है।

कार्य

File:JFET n-channel en.svg

एक एन-प्रणाल JFET की I-V विशेषताएं और आउटपुट प्लॉट

JFET ऑपरेशन की तुलना बगीचे की नली से की जा सकती है। क्रॉस सेक्शन (ज्यामिति) को कम करने के लिए एक नली के माध्यम से पानी के प्रवाह को निचोड़ कर नियंत्रित किया जा सकता है और जेएफईटी के माध्यम से विद्युत आवेश के प्रवाह को वर्तमान-वाही प्रणाल को संकुचित करके नियंत्रित किया जाता है। वर्तमान भी स्रोत और नाली के बीच विद्युत क्षेत्र पर निर्भर करता है (नली के दोनों छोर पर द्रव दबाव में अंतर के अनुरूप)। यह वर्तमान निर्भरता एक निश्चित लागू वोल्टेज के ऊपर आरेख में दिखाई गई विशेषताओं द्वारा समर्थित नहीं है। यह संतृप्ति क्षेत्र है, और जेएफईटी सामान्य रूप से इस निरंतर-वर्तमान क्षेत्र में संचालित होता है जहां उपकरण वर्तमान वास्तव में नाली-स्रोत वोल्टेज से अप्रभावित होता है। JFET इस निरंतर-वर्तमान विशेषता को संधि प्रतिरोधान्तरित्र और थर्मिओनिक ट्यूब (वाल्व) टेट्रोड और पेंटोड के साथ साझा करता है।

क्षेत्र प्रभाव (अर्धचालक) का उपयोग करके संवाहक प्रणाल का संकुचन पूरा किया जाता है: द्वार और स्रोत के बीच एक वोल्टेज द्वार-स्रोत पीएन-संधि को पश्चदिशिक बायस करने के लिए लागू किया जाता है, जिससे इस संधि की कमी परत को चौड़ा किया जाता है (ऊपर चित्र देखें), कंडक्टिंग प्रणाल पर अतिक्रमण करना और इसके क्रॉस-सेक्शनल क्षेत्र को प्रतिबंधित करना। कमी परत तथाकथित है क्योंकि यह मोबाइल वाहकों की कमी है और इसलिए व्यावहारिक उद्देश्यों के लिए विद्युत रूप से गैर-संचालन है। जब अवक्षय परत प्रवाहकत्त्व प्रणाल की चौड़ाई तक फैली होती है, तो पिंच-ऑफ हासिल हो जाती है और नाली-से-स्रोत चालन बंद हो जाता है। पिंच-ऑफ एक विशेष पश्चदिशिक बायस पर होता है (वी_GS) द्वार-स्रोत संधि का। पिंच-ऑफ वोल्टेज (वी_p) (दहलीज वोल्टेज के रूप में भी जाना जाता है या कट-ऑफ वोल्टेज) समान प्रकार के उपकरणों के बीच भी काफी भिन्न होता है। उदाहरण के लिए, वी_GS(off) Temic J202 उपकरण से भिन्न होता है −0.8 V को −4 V. विशिष्ट मान से भिन्न होते हैं −0.3 V को −10 V. (भ्रामक रूप से, पिंच-ऑफ वोल्टेज शब्द का उपयोग V को संदर्भित करने के लिए भी किया जाता है_DS मूल्य जो रैखिक और संतृप्ति क्षेत्रों को अलग करता है। एक एन-प्रणाल उपकरण को बंद करने के लिए एक नकारात्मक द्वार-सोर्स वोल्टेज (वी की आवश्यकता होती है_GS). इसके विपरीत, एक पी-प्रणाल उपकरण को बंद करने के लिए सकारात्मक वी की आवश्यकता होती है_GS.

सामान्य ऑपरेशन में, द्वार द्वारा विकसित विद्युत क्षेत्र कुछ हद तक स्रोत-नाली प्रवाहकत्त्व को अवरुद्ध करता है।

कुछ JFET उपकरण स्रोत और नाली के संबंध में सममित हैं।

योजनाबद्ध प्रतीक

File:JFET N-dep symbol.svg

एन-प्रणाल जेएफईटी के लिए इलेक्ट्रॉनिक प्रतीक

File:JFET P-dep symbol.svg

पी-प्रणाल JFET के लिए सर्किट प्रतीक

JFET द्वार को कभी-कभी प्रणाल के बीच में खींचा जाता है (इन उदाहरणों में नाली या स्रोत इलेक्ट्रोड के बजाय)। यह समरूपता बताती है कि नाली और स्रोत विनिमेय हैं, इसलिए प्रतीक का उपयोग केवल उन जेएफईटी के लिए किया जाना चाहिए जहां वे वास्तव में विनिमेय हैं।

प्रतीक एक सर्कल के अंदर खींचा जा सकता है (एक असतत उपकरण के लिफाफे का प्रतिनिधित्व करता है) यदि संलग्नक सर्किट फ़ंक्शन के लिए महत्वपूर्ण है, जैसे कि एक ही पैकेज में दोहरे मिलान वाले घटक। हर मामले में तीर का सिरा प्रणाल और द्वार के बीच बने पी-एन संधि की ध्रुवीयता को दर्शाता है। एक साधारण डायोड की तरह, तीर P से N की ओर इंगित करता है, आगे-पक्षपाती होने पर विद्युत धारा#पारंपरिक धारा की दिशा। एक अंग्रेजी स्मरक यह है कि एन-प्रणाल उपकरण का तीर इंगित करता है।

अन्य प्रतिरोधान्तरित्र के साथ तुलना

कमरे के तापमान पर, JFET द्वार विद्युत प्रवाह (द्वार-टू-प्रणाल पी-एन संधि का रिवर्स लीकेज) MOSFET (जिसमें द्वार और प्रणाल के बीच इंसुलेटिंग ऑक्साइड होता है) के बराबर होता है, लेकिन बाइपोलर संधि के बेस विद्युत प्रवाह से बहुत कम प्रतिरोधान्तरित्र। JFET में MOSFET की तुलना में उच्च लाभ (transconductance) है, साथ ही कम झिलमिलाहट शोर है, और इसलिए इसका उपयोग कुछ कम-शोर (भौतिकी), उच्च निविष्ट-प्रतिबाधा ऑपरेशनल एंप्लीफायर | ऑप-एम्प्स में किया जाता है। इसके अतिरिक्त JFET में स्थैतिक आवेश निर्माण से क्षति होने की संभावना कम होती है।

गणितीय मॉडल

रैखिक ओमिक क्षेत्र

एक छोटे वोल्टेज V के कारण N-JFET में विद्युत प्रवाह_DS (यानी, रैखिक या ओमिक में या ट्रायोड क्षेत्र विद्युत चालकता की सामग्री के आयताकार बार के रूप में प्रणाल का इलाज करके दिया जाता है $qN_{d}\mu _{n}$: :$I_{\text{D}}={\frac {bW}{L}}qN_{d}\mu _{n}V_{\text{DS}},$ कहाँ

मैं_D = नाली-स्रोत वर्तमान,

b = दिए गए द्वार वोल्टेज के लिए प्रणाल की मोटाई,

डब्ल्यू = प्रणाल चौड़ाई,

एल = प्रणाल की लंबाई,

क्यू = इलेक्ट्रॉन चार्ज = 1.6×10⁻¹⁹ सी

एम_n= इलेक्ट्रॉन गतिशीलता,

एन_d= n-टाइप डोपिंग (दाता) एकाग्रता,

वी_P = पिंच-ऑफ वोल्टेज।

फिर रैखिक क्षेत्र में नाली की धारा को अनुमानित किया जा सकता है

$I_{\text{D}}={\frac {bW}{L}}qN_{d}\mu _{n}V_{\text{DS}}={\frac {aW}{L}}qN_{d}\mu _{n}\left(1-{\sqrt {\frac {V_{\text{GS}}}{V_{\text{P}}}}}\right)V_{\text{DS}}.$

के अनुसार $I_{\text{DSS}}$, नाली वर्तमान के रूप में व्यक्त किया जा सकता है

$I_{\text{D}}={\frac {2I_{\text{DSS}}}{V_{\text{P}}^{2}}}\left(V_{\text{GS}}-V_{\text{P}}-{\frac {V_{\text{DS}}}{2}}\right)V_{\text{DS}}.$

निरंतर-वर्तमान क्षेत्र

संतृप्ति या सक्रिय में नाली वर्तमानया चुटकी बंद क्षेत्र द्वार बायस के संदर्भ में अक्सर अनुमान लगाया जाता है

$I_{\text{DS}}=I_{\text{DSS}}\left(1-{\frac {V_{\text{GS}}}{V_{\text{P}}}}\right)^{2},$

जहां मैं_DSS शून्य द्वार-स्रोत वोल्टेज पर संतृप्ति वर्तमान है, यानी अधिकतम वर्तमान जो FET के माध्यम से नाली से स्रोत तक किसी भी (अनुमेय) नाली-से-स्रोत वोल्टेज पर प्रवाहित हो सकता है (देखें, उदाहरण के लिए, ऊपर I-V विशेषता आरेख)।

संतृप्ति क्षेत्र में, JFET अपवाहिका विद्युत प्रवाह द्वार-सोर्स वोल्टेज से सबसे अधिक प्रभावित होता है और अपवाहिका-सोर्स वोल्टेज से बमुश्किल प्रभावित होता है।

यदि प्रणाल डोपिंग एक समान है, जैसे कि कमी क्षेत्र की मोटाई द्वार-स्रोत वोल्टेज के निरपेक्ष मान के वर्गमूल के अनुपात में बढ़ेगी, तो प्रणाल मोटाई b को शून्य-पूर्वाग्रह प्रणाल मोटाई a के संदर्भ में व्यक्त किया जा सकता है। जैसा

$b=a\left(1-{\sqrt {\frac {V_{\text{GS}}}{V_{\text{P}}}}}\right),$

कहाँ

वी_P पिंच-ऑफ वोल्टेज है – द्वार-सोर्स वोल्टेज जिस पर प्रणाल की मोटाई शून्य हो जाती है,

शून्य द्वार-स्रोत वोल्टेज पर प्रणाल की मोटाई है।

पारगमन

संधि FET के लिए ट्रांसकंडक्शन द्वारा दिया गया है

$g_{\text{m}}=\frac{2I_{\text{DSS}}}{|V_{\text{P}}|}$