इंटेल 4004: Difference between revisions

इंटेल 4004
	File:Intel C4004.jpg ग्रे निशान के साथ सफेद सिरेमिक इंटेल C4004 माइक्रोप्रोसेसर
General information
Launched	November 15, 1971; 54 years ago
Discontinued	1981
Common manufacturer(s)	Intel;
Performance
Max. CPU clock rate	740-750 kHz
Data width	4 बिट्स
Address width	12 बिट्स (बहुसंकेतन)
Architecture and classification
Application	बिज़िकॉम कैलकुलेटर, अंकगणितीय जोड़-तोड़
Technology node	10 μm
Instruction set	4-bit BCD oriented
Physical specifications
Transistors	2,300;
Package(s)	16-पिन डीआईपी;
Socket(s)	डीआईपी16;
History
Successor	इंटेल 4040
Support status
	असमर्थित

Latest revision as of 14:14, 14 December 2023

इंटेल 4004 4-बिट कंप्यूटिंग सेंट्रल प्रोसेसिंग यूनिट (सीपीयू) है। जिसे इंटेल कॉर्पोरेशन द्वारा 1971 में प्रमाणित किया गया था।और US$60 में बेचा गया। और (2022 में $430 के सामान्य ,2023 में $449.43) रखा गया था,^[2] यह प्रथम व्यावसायिक रूप से निर्मित माइक्रोप्रोसेसर था,^[3] और इंटेल माइक्रोप्रोसेसरों लिस्ट में यह प्रथम माइक्रोप्रोसेसर था ।

4004 एमओएस सिलिकॉन गेट टेक्नोलॉजी (एसजीटी) की श्रेष्ठता का प्रदर्शन करते हुए बड़े मानदंड पर एकीकरण का प्रथम महत्वपूर्ण उदाहरण था। वर्तमान तकनीक की तुलना में, एसजीटी ही चिप क्षेत्र में ट्रांजिस्टर की संख्या से दोगुनी ऑपरेटिंग गति के साथ एकीकृत होती है। प्रदर्शन में इस स्टेप-फंक्शन वृद्धि ने उपिस्थित मल्टी-चिप सीपीयू की स्थान सिंगल-चिप सीपीयू को संभव बनाया था। अभिनव 4004 चिप डिजाइन सम्मिश्र लॉजिक और मेमोरी सर्किट के लिए एसजीटी का उपयोग करने के विधियों पर मॉडल के रूप में कार्य करता है, इस प्रकार विश्व के सेमीकंडक्टर उद्योग द्वारा एसजीटी को अपनाने में शीघ्रता लाता है। फेयरचाइल्ड में मूल एसजीटी के विकासकर्ता फेडेरिको फागिन थे जिन्होंने प्रथम वाणिज्यिक एकीकृत सर्किट (आईसी) डिजाइन किया था जिसने नवीन तकनीक का प्रयोग किया था, जो एनालॉग/डिजिटल अनुप्रयोगों (1968 में फेयरचाइल्ड 3708) के लिए अपनी श्रेष्ठता प्रमाणित करता है। इसके पश्चात् उन्होंने पहले सिंगल चिप माइक्रोप्रोसेसर बनाने के लिए आवश्यक अभूतपूर्व एकीकरण प्राप्त करने के लिए इंटेल में एसजीटी का उपयोग किया था।

यह परियोजना 1969 में अपने इतिहास का पता लगाती है, जब बिजनेसकॉम को बिजनेसकॉम कार्पोरेशन. ने इलेक्ट्रॉनिक कैलकुलेटर के लिए सात चिप्स के वर्ग को डिजाइन करने के लिए इंटेल से संपर्क किया, जिनमें से तीन ने भिन्न-भिन्न गणना मशीनों को बनाने के लिए विशेष रूप से सीपीयू का गठन किया। सीपीयू शिफ्ट-रजिस्टरों पर संग्रहीत डेटा और रोम (रीड ओनली मेमोरी) पर संग्रहीत निर्देशों पर आधारित था। तीन-चिप सीपीयू लॉजिक डिज़ाइन की सम्मिश्रता ने मार्सियन हॉफ को रैम (रैंडम एक्सेस मेमोरी) पर संग्रहीत डेटा के आधार पर अधिक पारंपरिक सीपीयू आर्किटेक्चर का प्रस्ताव दिया। यह आर्किटेक्चर बहुत सरल और अधिक सामान्य-उद्देश्य वाला था और यह संभावित रूप से चिप में एकीकृत किया जा सकता था, इस प्रकार निवेश कम करने और इसकी गति में सुधार हुआ था। डिजाइन की प्रारंभ अप्रैल 1970 में फेडेरिको फागिन के निर्देशन में मासाटोशी शीमा द्वारा की गई थी, जिन्होंने आर्किटेक्चर और पश्चात् में लॉजिक डिजाइन में योगदान दिया। पूरी प्रकार से परिचालित 4004 की पहली डिलीवरी मार्च 1971 में बुसीकॉम को इसके 141-पीएफ प्रिंटिंग कैलकुलेटर इंजीनियरिंग प्रोटोटाइप (अब माउंटेन व्यू, कैलिफोर्निया में कंप्यूटर इतिहास संग्रहालय में प्रदर्शित) के लिए की गई थी।^[4] इसकी सामान्य सेल जुलाई 1971 से प्रारंभ हुई।

फेयरचाइल्ड सेमीकंडक्टर में कार्य करते हुए फागिन द्वारा विकसित किए गए अनेक नवाचारों ने 4004 को चिप पर उत्पादित करने की अनुमति दी थी। मुख्य अवधारणा धातु के अतिरिक्त पॉलीसिलिकॉन से बने सेल्फ-अलिग्नेड गेट का उपयोग था, जिसने घटकों को साथ बहुत समीप होने और उच्च गति से कार्य करने की अनुमति दी। 4004 को संभव बनाने के लिए, फागिन ने बूटस्ट्रैप लोड भी विकसित किया था, जिसे सिलिकॉन गेट के साथ अव्यवहार्य माना जाता है, और दबे हुए संपर्क ने सिलिकॉन गेट्स को धातु के उपयोग के बिना सीधे ट्रांजिस्टर के स्रोत और नाली से जोड़ा जा सकता है। इसके साथ में, इन नवाचारों ने सर्किट घनत्व को दोगुना कर दिया, और इस प्रकार निवेश को आधा कर दिया था, जिससे चिप में 2,300 ट्रांजिस्टर सम्मिलित हो गए और एल्यूमीनियम गेट्स के साथ पिछली एमओएस तकनीक का उपयोग करने वाले डिजाइनों की तुलना में पांच गुना तीव्र हो गए।

4004 डिज़ाइन को पश्चात् में 1974 में फागिन द्वारा इंटेल 4040 के रूप में सुधारा गया। और समान नामकरण के अतिरिक्त इंटेल 8008 और इंटेल 8080 असंबंधित डिज़ाइन थे।

इतिहास

मूल अवधारणा

अप्रैल 1969 में, बिजनेसकॉम ने इलेक्ट्रॉनिक कैलकुलेटर के लिए नया डिज़ाइन तैयार करने के लिए इंटेल से संपर्क किया। उन्होंने अपना डिज़ाइन 1965 के ओलिवेटी प्रोग्राम 101 की आर्किटेक्चर पर आधारित किया था, जो विश्व के पहले टेबलटॉप प्रोग्राम करने योग्य कैलकुलेटर में से है।^[5]^[6] इसका मुख्य अंतर यह था कि बुसीकॉम डिजाइन 101 में महंगे विलंब-लाइन मेमोरी या मैग्नेटोस्ट्रिक्टिव देरी लाइनों के अतिरिक्त भिन्न-भिन्न घटकों से भरे मुद्रित सर्किट बोर्डों और स्मृति के लिए ठोस-स्थान शिफ्ट का रजिस्टरों को परिवर्तित करने के लिए एकीकृत सर्किट का उपयोग करता हैं।

प्रथम के कैलकुलेटर डिजाइनों के विपरीत, बुसिकॉम ने सामान्य-उद्देश्य प्रोसेसर अवधारणा विकसित की थी, जिसका लक्ष्य इसे कम-अंत वाले डेस्कटॉप प्रिंटिंग कैलकुलेटर में प्रस्तुत करना था, और फिर कैश - रजिस्टर और स्वचालित टेलर मशीन जैसी अन्य भूमिकाओं के लिए उसी डिज़ाइन का उपयोग करना था। कंपनी ने पहले ही ट्रांजिस्टर-ट्रांजिस्टर लॉजिक लघु मानदंड पर एकीकरण लॉजिकआई सीका उपयोग करके कैलकुलेटर का उत्पादन किया था और इंटेल की मध्यम स्तर का एकीकरण (एमएसआई) तकनीकों का उपयोग करके इंटेल को चिप की संख्या कम करने में रुचि थी।^[7]

इंटेल ने दो कंपनियों के मध्य संपर्क के रूप में कार्य करने के लिए वर्तमान में नियुक्त मार्सियन हॉफ, कर्मचारी संख्या 12 को नियुक्त किया। जून के अंत में, बिजनेसकॉम के तीन इंजीनियरों, मासाटोशी शिमा और उनके सहयोगियों मसुदा और ताकायामा ने डिजाइन प्रस्तुत करने के लिए इंटेल की यात्रा की थी। चूँकि उन्हें केवल इंजीनियरों के साथ संपर्क करने के लिए नियुक्त किया गया था, हॉफ ने अवधारणा का अध्ययन करना प्रारंभ किया। उनके प्रारंभिक प्रस्ताव में सात आईसी, कार्यक्रम नियंत्रण, अंकगणित इकाई (आईएनएस), समय, कार्यक्रम रोम, अस्थायी मेमोरी, प्रिंटर नियंत्रक और इनपुट/आउटपुट नियंत्रण के लिए शिफ्ट रजिस्टर थे।^[8]

हॉफ चिंतित हो गए कि चिप्स की संख्या और उनके मध्य आवश्यक अंतर्संबंधों के कारण बुसिकॉम के मूल्य लक्ष्यों को पूरा करना असंभव हो जाएगा। चिप्स को मिलाने से सम्मिश्रता और निवेश कम होगी। उन्हें इस बात की भी चिंता थी कि अभी भी लघु इंटेल के समीप ही समय में सात भिन्न-भिन्न चिप्स बनाने के लिए पर्याप्त डिज़ाइन कर्मचारी नहीं होंगे। उन्होंने ऊपरी प्रबंधन के साथ इन चिंताओं को उठाया, और बॉब नोयस, सीईओ, ने हॉफ से कहा कि यदि यह व्यवहार्य प्रतीत होता है तब वह भिन्न दृष्टिकोण का समर्थन करेंगे।^[8]

सरलीकृत डिजाइन

बिजनेसकॉम डिज़ाइन में प्रमुख अवधारणा यह थी कि प्रोग्राम नियंत्रण और आईएनएस विशेष रूप से कैलकुलेटर बाज़ार पर लक्षित नहीं थे, यह रोममें प्रोग्राम था जिसने इसे कैलकुलेटर में परिवर्तन कर दिया। मूल विचार यह था कि कंपनी ही चिप्स का उपयोग भिन्न-भिन्न मात्रा में शिफ्ट रजिस्टर रैम और प्रोग्राम रोम के साथ गणना मशीनों की श्रृंखला के उत्पादन के लिए कर सकती है। हॉफ इस बात से चकित थे कि बुसिकॉम के निर्देश सेट आर्किटेक्चर का सामान्य-उद्देश्य वाले कंप्यूटरों से कितना मेल खाता है। उन्होंने इस बात पर विचार करना प्रारंभ किया कि क्या वास्तव में सामान्य-उद्देश्य वाले प्रोसेसर को इतना सस्ता बनाया जा सकता है कि उसे कैलकुलेटर में प्रयोग किया जा सकता है।^[9] जब इसके पश्चात् उनसे पूछा गया कि उन्हें पहले माइक्रोप्रोसेसर की आर्किटेक्चर के लिए विचार कहां से मिले, तब हॉफ ने बताया कि ब्रिटिश ट्रैक्टर कंपनी, प्लेसी,^[10] स्टैनफोर्ड को मिनीकंप्यूटर दान किया था, और जब वह वहां थे तब उन्होंने इसके साथ खेला था। तदाशी सासाकी (इंजीनियर) ने कैलकुलेटर को चार भागों में विभाजित करने के विचार का श्रेय नारा महिला कॉलेज की अज्ञात महिला को दिया था, जो इंटेल के साथ अपनी पहली बैठक से पहले जापान में आयोजित विचार-मंथन बैठक में उपस्थित थी।^[11]

एक और विकास जिसने इस डिज़ाइन को व्यावहारिक बनाने की अनुमति दी, वह इंटेल का सबसे प्रारंभिक गतिशील रैम (डी रैम) चिप्स पर कार्य था। उस समय शिफ्ट रजिस्टर केवल कम निवेश वाले पढ़ने और लिखने वाले मेमोरी उपकरणों में से थे। वह रैंडम एक्सेस की अनुमति नहीं देते हैं, इसके अतिरिक्त, प्रत्येक घड़ी पल्स के साथ वह संग्रहीत डेटा को कोशिकाओं की श्रृंखला के साथ सेल में ले जाते हैं। किसी दिए गए डेटा को पुनर्प्राप्त करने का समय, उदाहरण के लिए बाइट, घड़ी की गति और श्रृंखला में कोशिकाओं की संख्या का कार्य है। यदि प्रोसेसर को रजिस्टर के माध्यम से प्रत्येक बिट के चक्र के लिए प्रतीक्षा करना पड़ता है तब परिणाम प्रभावी गति व्यावहारिक होने के लिए बहुत कम होगी। दूसरी ओर, डी रैम ने अपने द्वारा संग्रहीत किसी भी डेटा को रैंडम एक्सेस की अनुमति दी थी, जबकि इसकी क्षमता लगभग दोगुनी थी और इस प्रकार यह कम मूल्यवान था।^[9]

अंत में, हॉफ ने देखा कि प्रोग्राम कंट्रोल चिप की अधिकांश सम्मिश्रता प्रत्येक निर्देश के भिन्न-भिन्न प्रयुक्त होने के कारण थी। उन्होंने सुझाव दिया कि चिप इसके अतिरिक्त उपनेमका कॉल का समर्थन करता है और निर्देश जहां संभव हो उपनेमका के रूप में प्रयुक्त किया जाना चाहिए। एप्लिकेशन ने स्वाभाविक रूप से 4-बिट डिज़ाइन का सुझाव दिया, क्योंकि यह कैलकुलेटर द्वारा उपयोग किए जाने वाले बाइनरी कोडेड दशमलव (बीसीडी) मानों के सीधे हेरफेर की अनुमति देता है। हॉफ ने जुलाई और अगस्त 1969 तक समग्र डिजाइन अवधारणा पर कार्य किया था, किन्तु पाया कि बुसिकॉम के अधिकारी उनके प्रस्ताव में रुचि नहीं ले रहे थे।^[9]

मेजर जॉइन

हॉफ के लिए अज्ञात, बुसिकॉम टीम उनके प्रस्ताव में अत्यधिकरूचि ले रही थी। चूँकि, अनेक विशिष्ट उद्देश्य थे जिनके बारे में वह चिंतित थे। प्रमुख उद्देश्य यह था कि दशमलव एडजस्टमेंट और कीबोर्ड हैंडलिंग जैसे कुछ रूटीन सबरूटीन्स के रूप में प्रयुक्त होने पर बड़ी मात्रा में रोम स्पेस का उपयोग करेंगे। दूसरा यह था कि डिज़ाइन में किसी प्रकार की अवरोध नहीं था इसलिए वास्तविक समय की घटनाओं से निपटना कठिन होगा। अंत में, 4-बिट बीसीडी के रूप में संख्याओं को संग्रहीत करने के लिए साइन और दशमलव स्थान को स्टोर करने के लिए अतिरिक्त मेमोरी की आवश्यकता होती हैं।^[12]

सितंबर 1969 में, स्टेनली मेजर फेयरचाइल्ड से इंटेल में सम्मिलित हुए। हॉफ और मजोर शीघ्र ही बुसिकॉम चिंताओं के समाधान के साथ सामने आए। उपनेमकाओं की सम्मिश्रता को संबोधित करने के लिए, मूल रूप से बाइट मैकबुक और सम्मिश्र डिको विचार सर्किटरी का उपयोग करके बुसिकॉम के डिजाइन का समाधान किया गया, मजोर ने 20-बाइट लंबा इंटरप्रेटर (कंप्यूटिंग) विकसित किया जो समान मैक्रोइन्स्ट्रक्शन को निष्पादित करता था। शिमा ने नया व्यवधान जोड़ने का सुझाव दिया जो पिन द्वारा ट्रिगर किया जाएगा, जिससे कीबोर्ड को बाधित करने की अनुमति मिलेगी। उन्होंने एक्युमुलेटर (कंप्यूटिंग) को रिक्त करने के लिए ब्रांच बैक (सबरूटीन से परिवर्तित) निर्देश को भी संशोधित किया हैं।^[13]

मूल्य लक्ष्यों तक पहुंचने के लिए, यह महत्वपूर्ण था कि चिप जितना संभव हो उतना छोटा हो और कम से कम संख्या में लीड का उपयोग करे। चूंकि डेटा 4-बिट्स का था और एड्रेस स्पेस 12-बिट्स (4096 बाइट्स) था, लगभग 24-पिनों से कम किसी भी चीज़ के साथ सीधी पहुंच की व्यवस्था नहीं की जा सकती थी। यह अधिक छोटा नहीं था, इसलिए डिजाइन 16-पिन दोहरे डुअल इन-लाइन पैकेज डीआईपी) लेआउट का उपयोग करेगा और 4 लाइनों के सेट के मल्टीप्लेक्सिंग का उपयोग करेगा। इसका अर्थ यह निर्दिष्ट करना था कि रोम में किस पते को आवश्यक तीन घड़ी चक्रों तक पहुंचना है, और अन्य दो इसे स्मृति से पढ़ने के लिए। 1 मेगाहर्ट्ज पर चलने से यह लगभग 80 माइक्रोसेकंड प्रति अंक पर बीसीडी मानों पर गणित करने की अनुमति देता हैं।^[14]

इंटेल और बिजनेसकॉम के मध्य विचार-विमर्श का परिणाम आर्किटेक्चर था जिसने 7-चिप बिजनेसकॉम डिज़ाइन को सीपीयू, रोम, रैम और आई (इनपुट-आउटपुट) उपकरणों से बना 4-चिप Intel प्रस्ताव में घटा दिया। इस प्रकार का प्रस्ताव अक्टूबर 1969 में बुसिकॉम के अधिकारियों की विजिटिंग टीम के सामने प्रस्तुत किया गया था। वह सहमत थे कि नवीन अवधारणा उत्तम थी, और इंटेल को विकास प्रारंभ करने की अनुमति दी गई। हॉफ यह जानने के लिए चिंतित था कि अनुबंध ने डिजाइन के सभी अधिकार बुसिकॉम को सौंपे, इसके अतिरिक्त कि यह पूरी प्रकार से इंटेल के अंदर डिजाइन किया गया था। इसके पश्चात् टीम जापान के लिए रवाना हो गई, किन्तु शिमा दिसंबर तक कैलिफ़ोर्निया में रहीं,और इन्होने अनेक सबरूटीन्स का विकास किया था।^[14]

फागिन ज्वाइन

एप्लिकेशन रिसर्च ग्रुप में कार्य करने वाले न तब हॉफ और न ही मजोर को वास्तविक सिलिकॉन डिजाइन करने का अनुभव था, और डिजाइन समूह पहले से ही मेमोरी उपकरणों के विकास के साथ कार्य कर रहा था। अप्रैल 1970 में, एमओएस डिजाइन समूह चलाने वाले लेस्ली एल. वदास्ज़ लेस्ली वदास्ज़ ने परियोजना को संभालने के लिए फेयरचाइल्ड सेमीकंडक्टर से फेडेरिको फागिन को कार्य पर रखा था।^[15] फागिन ने पहले से ही एमओएस सिलिकॉन गेट प्रौद्योगिकी के संपूर्ण विकास और इसके साथ बने पहले वाणिज्यिक एकीकृत सर्किट (आई सी) के डिजाइन का नेतृत्व करके अपना नाम बना लिया था। नवीन तकनीक पूरे सेमीकंडक्टर मार्कोकेट को परिवर्तित वाली थी।

इंटीग्रेटेड सर्किट में ट्रांजिस्टर और रेसिस्टर्स जैसे अनेक भिन्न-भिन्न घटक होते हैं जो अंतर्निहित सिलिकॉन को डोपेंट के साथ मिलाकर उत्पादित किए जाते हैं। यह सामान्यतः चिप को रासायनिक गैस की उपस्थिति में गर्म करके पूरा किया जाता है, जो सतह में फैल जाती है। पहले, सतह पर जमा अल्युमीनियम तारों का उपयोग करके सर्किट बनाने के लिए भिन्न-भिन्न घटकों को साथ जोड़ा गया था। चूंकि एल्युम

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 {| class="infobox" style="font-size:88%;width:23em;"
 |-
-|+ Intel 4004 registers
+|+ इंटेल 4004 रजिस्टर
 |-
 |
@@ Line 161: / Line 161: @@
 | style="width:10px; text-align:center;"| <sup>0</sup><sub>1</sub>
 | style="width:10px; text-align:center;"| <sup>0</sup><sub>0</sub>
-| style="width:auto;" | ''(bit position)''
+| style="width:auto;" | ''(बिट स्थिति)''
 |-
-|colspan="13" | '''Accumulator'''
+|colspan="13" | '''संचायक'''
 |- style="background:silver;color:black"
 | style="text-align:center; background:white" colspan="4"| &nbsp;
 | style="text-align:center; background:white" colspan="4"| &nbsp;
 | style="text-align:center;" colspan="4"| A
-| style="width:auto; background:white; color:black;"| '''A'''ccumulator
+| style="width:auto; background:white; color:black;"| संचायक
 |-
-|colspan="13" | '''Condition codes'''
+|colspan="13" | '''स्थिति कोड'''
 |- style="background:silver;color:black"
 | style="text-align:center; background:white" colspan="11" | &nbsp;
 | style="text-align:center;"| C
-| style="background:white; color:black" | [[Carry flag|'''C'''arry flag]]
+| style="background:white; color:black" | [[Carry flag|केरी फ्लैग flag]]
 |-
-|colspan="13" | '''Index registers'''
+|colspan="13" | '''सूचकांक रजिस्टर'''
 |- style="background:silver;color:black"
 | style="text-align:center; background:white" colspan="4"| &nbsp;
@@ Line 218: / Line 218: @@
 | style="width:auto; background:white; color:black;"| &nbsp;
 |-
-|colspan="13" | '''Progरैम counter'''
+|colspan="13" | '''प्रोग्राम काउंटर'''
 |- style="background:silver;color:black"
 | style="text-align:center;" colspan="12"| PC
-| style="background:white; color:black;"| '''P'''rogरैम '''C'''ounter
+| style="background:white; color:black;"| प्रोग्राम काउंटर
 |-
-|colspan="13" | '''Push-down address call stack''' <br/>
+|colspan="13" | पुश-डाउन एड्रेस कॉल स्टैक<br/>
 |- style="background:silver;color:black"
 | style="text-align:center;" colspan="12"| PC1
-| style="background:white; color:black;"| Call level 1
+| style="background:white; color:black;"| कॉल स्तर 1
 |- style="background:silver;color:black"
 | style="text-align:center;" colspan="12"| PC2
-| style="background:white; color:black;"| Call level 2
+| style="background:white; color:black;"| {| class="wikitable"
+|कॉल स्तर 2
+|}
 |- style="background:silver;color:black"
 | style="text-align:center;" colspan="12"| PC3
-| style="background:white; color:black;"| Call level 3
+| style="background:white; color:black;"| कॉल स्तर 3
 |}
 |}
@@ Line 254: / Line 256: @@
 ! सिंबल         !! एमआईएन.                        !! मैक्स
 |-
-| V<sub>SS–DD</sub> || +15&nbsp;V − 5%          || +15&nbsp;V + 5%
+| वी<sub>एसएस–डीडी</sub>|| +15&nbsp;वी − 5%          || +15&nbsp;वी + 5%
 |-
-| V<sub>IL</sub> || V<sub>DD</sub>              || V<sub>SS</sub> − 5.5&nbsp;V
+| वी<sub>आईएल</sub>|| वी<sub>डीडी</sub>|| वी<sub>एसएस</sub> − 5.5&nbsp;वी
 |-
-| V<sub>IH</sub> || V<sub>SS</sub> − 1.5&nbsp;V || V<sub>SS</sub> + 0.3&nbsp;V
+| आईएच || वी<sub>एसएस</sub> − 1.5&nbsp;वी || वी<sub>एसएस</sub> + 0.3&nbsp;वी
 |-
-| V<sub>OL</sub> || V<sub>SS</sub> − 12&nbsp;V  || V<sub>SS</sub> − 6.5&nbsp;V
+| वी<sub>ओएल</sub>|| वी<sub>एसएस</sub> − 12&nbsp;वी  || वी<sub>एसएस</sub> − 6.5&nbsp;वी
 |-
-| V<sub>OH</sub> || V<sub>SS</sub> − 0.5&nbsp;V || V<sub>SS</sub>
+| वी<sub>ओएच</sub>|| वी<sub>एसएस</sub> − 0.5&nbsp;वी || वी<sub>एसएस</sub>
 |}
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 {{blockquote
-| यहां मेरा अनुमान हैं कि [वह] अध्ययन [मैंने पेटेंट स्थितियों का संचालन किया]. किसी व्यावसायिक उत्पाद में पहला माइक्रोप्रोसेसर था [[चार चरण प्रणालियाँ या प्रणाली|चार चरण सिस्टम AL1]]. पहला व्यावसायिक रूप से उपलब्ध ( घटक के रूप में बेचा गया) माइक्रोप्रोसेसर इंटेल का 4004 था.<ref>{{cite web |url=http://corphist.computerhistory.org/corphist/documents/doc-487ecec0af0da.pdf |title=Dissertation 2004 |access-date=2017-11-14 }}</ref>
+| यहां मेरा अनुमान हैं कि [वह] अध्ययन [मैंने पेटेंट स्थितियों का संचालन किया]. किसी व्यावसायिक उत्पाद में प्रथम माइक्रोप्रोसेसर था [[चार चरण प्रणालियाँ या प्रणाली|चार चरण सिस्टम AL1]]. पहला व्यावसायिक रूप से उपलब्ध ( घटक के रूप में बेचा गया) माइक्रोप्रोसेसर इंटेल का 4004 था.<ref>{{cite web |url=http://corphist.computerhistory.org/corphist/documents/doc-487ecec0af0da.pdf |title=Dissertation 2004 |access-date=2017-11-14 }}</ref>
 }}
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 ==अग्रिम पठन==
-*Faggin, फेडरिको; Hoff, Marcian Jr.; Mazor, Stanley; Shima, Masatoshi (December 1996). "The history of the 4004". आईईईई Micro. Vol. 16, no. 6. pp. 10–20.
+*Faggin, फेडरिको; Hoff, Marcian Jr.; Mazor, Stanley; Shima, Masatoshi (December 1996). "The history of the 4004". आईईईई Micro. वीओएल. 16, no. 6. pp. 10–20.
-*[https://www.youtube.com/watch?v=j00AULJLCNo Intel 4004 Microprocessor 35th Anniversary] - Live recording of presentations by Ted Hoff and फेडरिको फागिन at the Coएमपीuter History Museum for the 35th anniversary of the first microprocessor. ([[YouTube|youtube.com]])
+*[https://www.youtube.com/watch?v=j00AULJLCNo Intel 4004 Microproceएसएसor 35th Anniवीersary] - Liवीe recording of presentations by Ted Hoff and फेडरिको फागिन at the Coएमपीuter History Museum for the 35th anniवीersary of the first microproceएसएसor. ([[YouTube|youtube.com]])
-*आईईईई Solid State Circuits Magazine, Winter 2009 Vol.1 No.1. [http://ieeexplore.ieee.org/xpl/tocresult.jsp?isYear=2009&isnumber=4776521&Submit32=View+Contents "The 4004 microprocessor of Faggin, Hoff, Mazor, and Shima".]
+*आईईईई Sओएलid State Circuits Magazine, Winter 2009 वीओएल.1 No.1. [http://ieeexplore.ieee.org/xpl/tocresult.jsp?isYear=2009&isnumber=4776521&Submit32=View+Contents "The 4004 microproceएसएसor of Faggin, Hoff, Mazor, and Shima".]
-*[http://www.intel4004.com/The_MOS_Silicon_Gate_Technology_and_the_First_Microprocessors.pdf The एमओएस Silicon Gate Technology and the First Microprocessors], by फेडरिको फागिन published in La Rivista del Nuovo Cimento, Italian Physical Society, Vol. 38, No. 12, 2015.
+*[http://www.intel4004.com/The_MOS_Silicon_Gate_Technology_and_the_First_Microprocessors.pdf The एमओएस Sआईएलicon Gate Technओएलogy and the First Microproceएसएसors], by फेडरिको फागिन published in La Riवीista del Nuoवीo Cimento, Italian Physical Society, वीओएल. 38, No. 12, 2015.
-* "How we made the microprocessor" by फेडरिको Faggin. Nature Electronics, Vol. 1, January 2018. Published online: 2018-01-08
+* "How we made the microproceएसएसor" by फेडरिको Faggin. Nature Electronics, वीओएल. 1, January 2018. Published online: 2018-01-08
 ==बाहरी संबंध==
-*[http://www.intel.com/museum/archives/4004.htm Intel's First Microprocessor—the Intel 4004: Intel Museum (Intel कार्पोरेशनorate Archives) entry]
+*[http://www.intel.com/museum/archives/4004.htm Intel's First Microproceएसएसor—the Intel 4004: Intel Museum (Intel कार्पोरेशनorate Archiवीes) entry]
-*[http://www.intel4004.com/ The Intel 4004: A testimonial fरोमफेडरिको Faggin, designer of the 4004 and developer of its enabling technology]
+*[http://www.intel4004.com/ The Intel 4004: A testimonial fरोमफेडरिको Faggin, designer of the 4004 and deवीeloper of its enabling technओएलogy]
-*[http://www.intel4004.com/mrld.htm The New Methodology for Random Logic Design Used in the 4004 and in All the Early Intel Microprocessors]
+*[http://www.intel4004.com/mrld.htm The New Methodओएलogy for Random Logic Design Used in the 4004 and in All the Early Intel Microproceएसएसors]
-*[http://www.ieeeghn.org/wiki/index.php/Oral-History:Masatoshi_Shima#LSI_for_Desktop_Calculators Interview with Masatoshi Shima]
+*[http://www.ieeeghn.org/wiki/index.php/Oral-History:Masatoshi_Shima#LSI_for_Desktop_Calculators Interवीiew with Masatoshi Shima]
 *[http://smithsonianchips.si.edu/ice/4004thb.htm एमसीएस-4 Micro Coएमपीuter Set Data Sheet (12 pp)]
-*[http://www.4004.com Intel 4004 -- 45th Anniversary Project], Schematics at the unofficial 4004 website, and a simulator in Java. Fully functional 130x scale replicas of the 4004 built using discrete transistors.
+*[http://www.4004.com Intel 4004 -- 45th Anniवीersary Project], Schematics at the unofficial 4004 website, and a simulator in Jaवीa. Fully functional 130x scale replicas of the 4004 buआईएलt using discrete transistors.
-*[http://www.intel4004.com/hyatt.htm The Crucial Role of Silicon Design in the Invention of the Microprocessor]
+*[http://www.intel4004.com/hyatt.htm The Crucial Rओएलe of Sआईएलicon Design in the Inवीention of the Microproceएसएसor]
-*[https://web.archive.org/web/20110723120701/http://www.flylogic.net/blog/?p=63 High resolution light microscope pictures of an Intel 4004 die together with a basic explanation of Cएमओएस logic]
+*[https://web.archive.org/web/20110723120701/http://www.flylogic.net/blog/?p=63 High resओएलution light microscope pictures of an Intel 4004 die together with a basic explanation of Cएमओएस logic]
-*[http://www.e4004.szyc.org/ Intel 4004 Emulator, Assembler, and Disassembler: Siएमपीle programming tools for Intel 4004 in Javascript]
+*[http://www.e4004.szyc.org/ Intel 4004 Emulator, Aएसएसembler, and Disaएसएसembler: Siएमपीle programming toओएलs for Intel 4004 in Jaवीascript]
 *[http://datasheets.chipdb.org/Intel/MCS-4/datashts/intel-4004.pdf Datasheet Intel 4004]
 *[http://datasheets.chipdb.org/Intel/MCS-4/datashts/MCS4_Data_Sheet_Nov71.pdf Datasheet Intel एमसीएस-4]
-*[http://www.4004.com/assets/BuscomV2p1.jpg BuscomV2p1 schematic]
+*[http://www.4004.com/assets/BuscomV2p1.jpg Buscomवी2p1 schematic]
-*[https://codeabbey.github.io/heavy-data-1/msc-4-asm-manual-1973.pdf MSC-4 Assembly Language Programming Manual]
+*[https://codeabbey.github.io/heavy-data-1/msc-4-asm-manual-1973.pdf MSC-4 Aएसएसembly Language Programming Manual]
-*[https://spectrum.ieee.org/tech-history/silicon-revolution/chip-hall-of-fame-intel-4004-microprocessor Chip Hall of Fame: Intel 4004 Microprocessor] ([[IEEE Spectrum|आईईईई Spectrum]] website)
+*[https://spectrum.ieee.org/tech-history/silicon-revolution/chip-hall-of-fame-intel-4004-microprocessor Chip Hall of Fame: Intel 4004 Microproceएसएसor] ([[IEEE Spectrum|आईईईई Spectrum]] website)
 *[https://www.intel.com/content/www/us/en/history/museum-story-of-intel-4004.html Story of the Intel 4004]
 [[Category: इंटेल माइक्रोप्रोसेसर | 4004]] [[Category: 4-बिट माइक्रोप्रोसेसर]]
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