फिन क्षेत्र-प्रभाव ट्रांजिस्टर: Difference between revisions

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[[File:Doublegate FinFET-en.svg|thumb|एक युग्म-द्वार फिनफेट उपकरण]][[ फील्ड इफ़ेक्ट ट्रांजिस्टर |'''फिन क्षेत्र-प्रभाव ट्रांजिस्टर''']] (एफआईएनएफईटी) एक [[मल्टीगेट डिवाइस|मल्टीद्वार उपकरण]] है, एक [[MOSFET|एमओएसएफईटी]] (धातु-ऑक्साइड-अर्धचालक क्षेत्र-प्रभाव ट्रांजिस्टर) [[वेफर (इलेक्ट्रॉनिक्स)|कार्यद्रव (इलेक्ट्रॉनिक्स)]] पर बनाया गया है जहां द्वार को प्रणाल के दो, तीन या चार किनारों पर रखा जाता है या प्रणाल के चारों ओर लिपटा हुआ, जो एक युग्म या बहु द्वार संरचना बनाता है। इन उपकरणों को सामान्य नाम फिनफेट दिया गया है क्योंकि स्रोत/नाली क्षेत्र सिलिकॉन सतह पर एफआईएन बनाता है। फिनफेट उपकरणों में प्लेनर [[सीएमओएस]] (पूरक धातु-ऑक्साइड-अर्धचालक) तकनीक की तुलना में काफी तीव्र [[स्विचिंग समय|स्विचन काल]] और उच्च [[वर्तमान घनत्व]] होता है। <ref name="auto">{{Cite journal| doi = 10.25103/jestr.151.14| issn = 1791-2377| volume = 15| issue = 1| pages = 110–115| last = Kamal| first = Kamal Y.| title = The Silicon Age: Trends in Semiconductor Devices Industry| journal = Journal of Engineering Science and Technology Review| accessdate = 2022-05-26| date = 2022| url = http://www.jestr.org/downloads/Volume15Issue1/fulltext141512022.pdf}}</ref>
{{about|fin-shaped field-effect transistor|Ferroelectric memory with a ferroelectric FET gate|FeFET}}
फिनफेट एक प्रकार का असमतलीय [[ट्रांजिस्टर]] या 3डी ट्रांजिस्टर है। <ref>{{cite web |title=What is Finfet? |url=https://www.computerhope.com/jargon/f/finfet.htm |website=Computer Hope |access-date=4 July 2019 |date=April 26, 2017}}</ref> यह आधुनिक [[नैनोइलेक्ट्रॉनिक]] अर्धचालक उपकरण निर्माण का आधार है। फिनफेट द्वार्स का उपयोग करने वाले माइक्रोचिप्स पहली बार 2010 की पहली छमाही में व्यावसायीकृत हो गए, और [[14 एनएम]], [[10 एनएम]] और [[7 एनएम]] प्रक्रिया [[सेमीकंडक्टर नोड|अर्धचालक नोड]] पर प्रमुख द्वार अभिकल्पना बन गए।
[[File:Doublegate FinFET-en.svg|thumb|एक डबल-गेट फिनफेट डिवाइस]]फिन [[ फील्ड इफ़ेक्ट ट्रांजिस्टर ]] (FinFET) एक [[मल्टीगेट डिवाइस]] है, एक [[MOSFET]] (मेटल-ऑक्साइड-सेमीकंडक्टर फील्ड-इफेक्ट ट्रांजिस्टर) एक [[वेफर (इलेक्ट्रॉनिक्स)]] पर बनाया गया है जहां गेट को चैनल के दो, तीन या चार किनारों पर रखा जाता है। या चैनल के चारों ओर लिपटा हुआ, एक डबल या मल्टी गेट संरचना बनाता है। इन उपकरणों को सामान्य नाम फिनफेट दिया गया है क्योंकि स्रोत/नाली क्षेत्र सिलिकॉन सतह पर पंख बनाता है। फिनफेट उपकरणों में प्लेनर [[सीएमओएस]] (पूरक धातु-ऑक्साइड-सेमीकंडक्टर) तकनीक की तुलना में काफी तेज [[स्विचिंग समय]] और उच्च [[वर्तमान घनत्व]] होता है।<ref name="auto">{{Cite journal| doi = 10.25103/jestr.151.14| issn = 1791-2377| volume = 15| issue = 1| pages = 110–115| last = Kamal| first = Kamal Y.| title = The Silicon Age: Trends in Semiconductor Devices Industry| journal = Journal of Engineering Science and Technology Review| accessdate = 2022-05-26| date = 2022| url = http://www.jestr.org/downloads/Volume15Issue1/fulltext141512022.pdf}}</ref>
फिनफेट एक प्रकार का गैर-प्लानर [[ट्रांजिस्टर]] या 3डी ट्रांजिस्टर है।<ref>{{cite web |title=What is Finfet? |url=https://www.computerhope.com/jargon/f/finfet.htm |website=Computer Hope |access-date=4 July 2019 |date=April 26, 2017}}</ref> यह आधुनिक [[नैनोइलेक्ट्रॉनिक]] सेमीकंडक्टर उपकरण निर्माण का आधार है। फिनफेट गेट्स का उपयोग करने वाले माइक्रोचिप्स पहली बार 2010 की पहली छमाही में व्यावसायीकृत हो गए, और [[14 एनएम]], [[10 एनएम]] और [[7 एनएम]] प्रक्रिया [[सेमीकंडक्टर नोड]] पर प्रमुख गेट डिजाइन बन गए।


एक ही फिनफेट ट्रांजिस्टर में कई पंख होते हैं, जो अगल-बगल व्यवस्थित होते हैं और सभी एक ही गेट से ढके होते हैं, जो ड्राइव की ताकत और प्रदर्शन को बढ़ाने के लिए विद्युत रूप से एक के रूप में कार्य करते हैं।<ref>{{Cite web|url=https://www.anandtech.com/show/4313/intel-announces-first-22nm-3d-trigate-transistors-shipping-in-2h-2011|title=Intel Announces first 22nm 3D Tri-Gate Transistors, Shipping in 2H 2011|first=Anand Lal|last=Shimpi|website=AnandTech|date=4 May 2011|access-date=18 January 2022}}</ref>
एक ही फिनफेट ट्रांजिस्टर में कई एफआईएन होते हैं, जो अगल-बगल व्यवस्थित होते हैं और सभी एक ही द्वार से ढके होते हैं, जो ड्राइव शक्ति और प्रदर्शन को बढ़ाने के लिए विद्युत रूप से एक के रूप में कार्य करते हैं। <ref>{{Cite web|url=https://www.anandtech.com/show/4313/intel-announces-first-22nm-3d-trigate-transistors-shipping-in-2h-2011|title=Intel Announces first 22nm 3D Tri-Gate Transistors, Shipping in 2H 2011|first=Anand Lal|last=Shimpi|website=AnandTech|date=4 May 2011|access-date=18 January 2022}}</ref>




==इतिहास==
==इतिहास==
MOSFET को पहली बार 1960 में [[बेल लैब्स]] के [[मोहम्मद ओटाला]] और [[दावों कहंग]] द्वारा प्रदर्शित किए जाने के बाद,<ref>{{cite web |title=1960: Metal Oxide Semiconductor (MOS) Transistor Demonstrated |url=https://www.computerhistory.org/siliconengine/metal-oxide-semiconductor-mos-transistor-demonstrated/ |website=The Silicon Engine |publisher=[[Computer History Museum]] |access-date=25 September 2019}}</ref> [[ डबल गेट ]] [[ पतली फिल्म वाला ट्रांजिस्टर ]] (टीएफटी) की अवधारणा 1967 में एच. आर. फराह ([[बेंडिक्स कॉर्पोरेशन]]) और आर. एफ. स्टाइनबर्ग द्वारा प्रस्तावित की गई थी।<ref name="FarrahSteinberg">{{cite journal |first1=H. R. |last1=Farrah |first2=R. F. |last2=Steinberg |title=डबल-गेट पतली-फिल्म ट्रांजिस्टर का विश्लेषण| journal=IEEE Transactions on Electron Devices |date=February 1967 |volume=14 |issue=2 |pages=69–74 |doi=10.1109/T-ED.1967.15901 |bibcode=1967ITED...14...69F}}</ref> एक डबल-गेट MOSFET को बाद में [[ इलेक्ट्रोटेक्निकल प्रयोगशाला ]] (ETL) के तोशीहिरो सेकिगावा द्वारा 1980 के [[पेटेंट]] में प्लानर XMOS ट्रांजिस्टर का वर्णन करते हुए प्रस्तावित किया गया था।<ref name="Koike">{{cite journal |first1=Hanpei |last1=Koike |first2=Tadashi |last2=Nakagawa |first3=Toshiro |last3=Sekigawa |first4=E. |last4=Suzuki |first5=Toshiyuki |last5=Tsutsumi |s2cid=189033174 |title=चार-टर्मिनल ऑपरेशन मोड के साथ डीजी एमओएसएफईटी के कॉम्पैक्ट मॉडलिंग पर प्राथमिक विचार|journal=TechConnect Briefs |date=23 February 2003 |volume=2 |issue=2003 |pages=330–333 }}</ref> सेकिगावा ने 1984 में ईटीएल में युताका हयाशी के साथ एक्सएमओएस ट्रांजिस्टर का निर्माण किया। उन्होंने प्रदर्शित किया कि एक साथ जुड़े दो [[गेट इलेक्ट्रोड]] के बीच पूरी तरह से समाप्त [[सिलिकॉन-ऑन-इन्सुलेटर]] (एसओआई) डिवाइस को सैंडविच करके शॉर्ट-चैनल प्रभाव को काफी कम किया जा सकता है।<ref name="Colinge">{{cite book |last1=Colinge |first1=J. P. |title=फिनफेट और अन्य मल्टी-गेट ट्रांजिस्टर|date=2008 |publisher=Springer Science & Business Media |isbn=9780387717517 |pages=11 & 39 |url=https://books.google.com/books?id=t1ojkCdTGEEC&pg=PA11}}</ref><ref>{{cite journal |last1=Sekigawa |first1=Toshihiro |last2=Hayashi |first2=Yutaka |title=एक अतिरिक्त बॉटम गेट वाले XMOS ट्रांजिस्टर की परिकलित थ्रेशोल्ड-वोल्टेज विशेषताएँ|journal=Solid-State Electronics |date=August 1984 |volume=27 |issue=8 |pages=827–828 |doi=10.1016/0038-1101(84)90036-4 |bibcode=1984SSEle..27..827S |issn=0038-1101}}</ref>
एमओएसएफईटी को पहली बार 1960 में [[बेल लैब्स]] के [[मोहम्मद ओटाला]] और [[दावों कहंग]] द्वारा प्रदर्शित किए जाने के बाद, <ref>{{cite web |title=1960: Metal Oxide Semiconductor (MOS) Transistor Demonstrated |url=https://www.computerhistory.org/siliconengine/metal-oxide-semiconductor-mos-transistor-demonstrated/ |website=The Silicon Engine |publisher=[[Computer History Museum]] |access-date=25 September 2019}}</ref> [[ डबल गेट |युग्म द्वार]] तनु फिल्म ट्रांजिस्टर (टीएफटी) की अवधारणा 1967 में एच. आर. फराह ([[बेंडिक्स कॉर्पोरेशन]]) और आर. एफ. स्टाइनबर्ग द्वारा प्रस्तावित की गई थी। <ref name="FarrahSteinberg">{{cite journal |first1=H. R. |last1=Farrah |first2=R. F. |last2=Steinberg |title=डबल-गेट पतली-फिल्म ट्रांजिस्टर का विश्लेषण| journal=IEEE Transactions on Electron Devices |date=February 1967 |volume=14 |issue=2 |pages=69–74 |doi=10.1109/T-ED.1967.15901 |bibcode=1967ITED...14...69F}}</ref> एक युग्म-द्वार एमओएसएफईटी को बाद में [[ इलेक्ट्रोटेक्निकल प्रयोगशाला |विद्युत प्रयोगशाला]] (ETL) के तोशीहिरो सेकिगावा द्वारा 1980 के [[पेटेंट|एकस्व अधिकार]] में प्लानर एक्सएमओएस ट्रांजिस्टर का वर्णन करते हुए प्रस्तावित किया गया था। <ref name="Koike">{{cite journal |first1=Hanpei |last1=Koike |first2=Tadashi |last2=Nakagawa |first3=Toshiro |last3=Sekigawa |first4=E. |last4=Suzuki |first5=Toshiyuki |last5=Tsutsumi |s2cid=189033174 |title=चार-टर्मिनल ऑपरेशन मोड के साथ डीजी एमओएसएफईटी के कॉम्पैक्ट मॉडलिंग पर प्राथमिक विचार|journal=TechConnect Briefs |date=23 February 2003 |volume=2 |issue=2003 |pages=330–333 }}</ref> सेकिगावा ने 1984 में ईटीएल में युताका हयाशी के साथ एक्सएमओएस ट्रांजिस्टर का निर्माण किया। उन्होंने प्रदर्शित किया कि एक साथ जुड़े दो [[गेट इलेक्ट्रोड|द्वार इलेक्ट्रोड]] के बीच पूरी तरह से समाप्त [[सिलिकॉन-ऑन-इन्सुलेटर|सिलिकन आवरित विद्युतरोधी]] (एसओआई) उपकरण को अंतर्दाबन करके लघु-प्रणाल प्रभाव को काफी कम किया जा सकता है। <ref name="Colinge">{{cite book |last1=Colinge |first1=J. P. |title=फिनफेट और अन्य मल्टी-गेट ट्रांजिस्टर|date=2008 |publisher=Springer Science & Business Media |isbn=9780387717517 |pages=11 & 39 |url=https://books.google.com/books?id=t1ojkCdTGEEC&pg=PA11}}</ref><ref>{{cite journal |last1=Sekigawa |first1=Toshihiro |last2=Hayashi |first2=Yutaka |title=एक अतिरिक्त बॉटम गेट वाले XMOS ट्रांजिस्टर की परिकलित थ्रेशोल्ड-वोल्टेज विशेषताएँ|journal=Solid-State Electronics |date=August 1984 |volume=27 |issue=8 |pages=827–828 |doi=10.1016/0038-1101(84)90036-4 |bibcode=1984SSEle..27..827S |issn=0038-1101}}</ref>
पहले फिनफेट ट्रांजिस्टर प्रकार को डिप्लेटेड लीन-चैनल ट्रांजिस्टर या डेल्टा ट्रांजिस्टर कहा जाता था, जिसे पहली बार 1989 में [[ Hitachi ]] के दिघ हिसामोटो, टोरू कागा, योशिफुमी कावामोटो और ईजी टाकेडा द्वारा जापान में निर्मित किया गया था।<ref name="Colinge"/><ref>{{cite journal |last1=Hisamoto |first1=Digh |last2=Kaga |first2=Toru |last3=Kawamoto |first3=Yoshifumi |last4=Takeda |first4=Eiji |title=A fully depleted lean-channel transistor (DELTA)—a novel vertical ultra thin SOI MOSFET |journal=International Technical Digest on Electron Devices Meeting |date=December 1989 |pages=833–836 |doi=10.1109/IEDM.1989.74182|s2cid=114072236 }}</ref><ref>{{cite web |title=आईईईई एंड्रयू एस. ग्रोव पुरस्कार प्राप्तकर्ता|url=https://www.ieee.org/about/awards/bios/grove-recipients.html |website=[[IEEE Andrew S. Grove Award]] |publisher=[[Institute of Electrical and Electronics Engineers]] |access-date=4 July 2019}}</ref> ट्रांजिस्टर का गेट शीर्ष और किनारों पर या केवल किनारों पर अर्धचालक चैनल फिन को कवर और विद्युत रूप से संपर्क कर सकता है। पहले को ट्राई-गेट ट्रांजिस्टर और दूसरे को डबल-गेट ट्रांजिस्टर कहा जाता है। एक डबल-गेट ट्रांजिस्टर वैकल्पिक रूप से प्रत्येक पक्ष को दो अलग-अलग टर्मिनल या संपर्कों से जोड़ सकता है। इस वैरिएंट को स्प्लिट ट्रांजिस्टर कहा जाता है। यह ट्रांजिस्टर के संचालन के अधिक परिष्कृत नियंत्रण को सक्षम बनाता है।


इंडोनेशियाई इंजीनियर एफेंदी लेओबंदुंग ने, [[मिनेसोटा विश्वविद्यालय]] में काम करते हुए, 1996 में 54वें डिवाइस अनुसंधान सम्मेलन में स्टीफन वाई. चाउ के साथ एक पेपर प्रकाशित किया, जिसमें डिवाइस स्केलिंग में सुधार और वृद्धि के लिए एक विस्तृत सीएमओएस ट्रांजिस्टर को संकीर्ण चौड़ाई वाले कई चैनलों में काटने के लाभ को रेखांकित किया गया था। प्रभावी डिवाइस की चौड़ाई बढ़ाकर डिवाइस करंट।<ref name="Leobandung">{{cite journal |last1=Leobandung |first1=Effendi |last2=Chou |first2=Stephen Y. |title=Reduction of short channel effects in SOI MOSFETs with 35 nm channel width and 70 nm channel length |journal=1996 54th Annual Device Research Conference Digest |date=1996 |pages=110–111 |doi=10.1109/DRC.1996.546334|isbn=0-7803-3358-6 |s2cid=30066882 }}</ref> यह संरचना आधुनिक फिनफेट जैसी दिखती है। यद्यपि कुछ डिवाइस की चौड़ाई को संकीर्ण चौड़ाई में काटकर त्याग दिया जाता है, लंबे पंखों के लिए, संकीर्ण पंखों की साइड की दीवार का संचालन नुकसान की भरपाई से अधिक होता है।<ref>{{cite thesis |last1=Leobandung |first1=Effendi |title=SOI पर नैनोस्केल MOSFETs और सिंगल चार्ज ट्रांजिस्टर|date=June 1996 |publisher=University of Minnesota |type=Ph.D. thesis |location=Minneapolis, Minnesota |page=72}}</ref> डिवाइस में 32 नैनोमीटर|35 एनएम चैनल चौड़ाई और 65-नैनोमीटर प्रक्रिया|70 एनएम चैनल लंबाई थी।<ref name="Leobandung"/>
पहले फिनफेट ट्रांजिस्टर प्रकार को अवक्षयित तनु-प्रणाल ट्रांजिस्टर या डेल्टा ट्रांजिस्टर कहा जाता था, जिसे पहली बार 1989 में [[ Hitachi |हिताची]] के दिघ हिसामोटो, टोरू कागा, योशिफुमी कावामोटो और ईजी टाकेडा द्वारा जापान में निर्मित किया गया था। <ref name="Colinge" /><ref>{{cite journal |last1=Hisamoto |first1=Digh |last2=Kaga |first2=Toru |last3=Kawamoto |first3=Yoshifumi |last4=Takeda |first4=Eiji |title=A fully depleted lean-channel transistor (DELTA)—a novel vertical ultra thin SOI MOSFET |journal=International Technical Digest on Electron Devices Meeting |date=December 1989 |pages=833–836 |doi=10.1109/IEDM.1989.74182|s2cid=114072236 }}</ref><ref>{{cite web |title=आईईईई एंड्रयू एस. ग्रोव पुरस्कार प्राप्तकर्ता|url=https://www.ieee.org/about/awards/bios/grove-recipients.html |website=[[IEEE Andrew S. Grove Award]] |publisher=[[Institute of Electrical and Electronics Engineers]] |access-date=4 July 2019}}</ref> ट्रांजिस्टर का द्वार शीर्ष और किनारों पर या केवल किनारों पर अर्धचालक प्रणाल फिन को आच्छादित और विद्युत रूप से संपर्क कर सकता है। पहले को त्रि-द्वार ट्रांजिस्टर और दूसरे को युग्म-द्वार ट्रांजिस्टर कहा जाता है। एक युग्म-द्वार ट्रांजिस्टर वैकल्पिक रूप से प्रत्येक पक्ष को दो अलग-अलग अवसानक या संपर्कों से जोड़ सकता है। इस परिवर्ती को स्प्लिट ट्रांजिस्टर कहा जाता है। यह ट्रांजिस्टर के संचालन के अधिक परिष्कृत नियंत्रण को सक्षम बनाता है।


DELTA ट्रांजिस्टर पर डिघ हिसामोटो के शोध की क्षमता ने [[DARPA]] (DARPA) का ध्यान आकर्षित किया, जिसने 1997 में कैलिफोर्निया विश्वविद्यालय, बर्कले के एक शोध समूह को DELTA प्रौद्योगिकी पर आधारित एक गहरे [[ नैनो इलेक्ट्रॉनिक्स ]] | उप-माइक्रोन ट्रांजिस्टर विकसित करने के लिए एक अनुबंध प्रदान किया। .<ref name="intel">{{cite web |title=ट्राई-गेट प्रौद्योगिकी के साथ एफपीजीए के लिए निर्णायक लाभ|url=https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/wp/wp-01201-fpga-tri-gate-technology.pdf |publisher=[[Intel]] |year=2014 |access-date=4 July 2019}}</ref> समूह का नेतृत्व [[टीएसएमसी]] के [[ चेन नाम हू ]] के साथ हिसामोटो ने किया था। टीम ने 1998 और 2004 के बीच निम्नलिखित सफलताएँ हासिल कीं।<ref name="Liu">{{cite web |last1=Tsu-Jae King |first1=Liu |author-link1=Tsu-Jae King Liu |title=FinFET: History, Fundamentals and Future |url=https://people.eecs.berkeley.edu/~tking/presentations/KingLiu_2012VLSI-Tshortcourse |website=[[University of California, Berkeley]] |publisher=Symposium on VLSI Technology Short Course |date=June 11, 2012 |access-date=9 July 2019 |archive-url=https://web.archive.org/web/20160528220227/http://people.eecs.berkeley.edu/~tking/presentations/KingLiu_2012VLSI-Tshortcourse |archive-date=28 May 2016 |url-status=live }}</ref>
इंडोनेशियाई इंजीनियर एफेंदी लेओबंदुंग ने, [[मिनेसोटा विश्वविद्यालय]] में काम करते हुए, 1996 में 54वें उपकरण अनुसंधान सम्मेलन में स्टीफन वाई. चाउ के साथ एक लेख प्रकाशित किया, जिसमें उपकरण प्रवर्धन में सुधार और वृद्धि के लिए एक विस्तृत सीएमओएस ट्रांजिस्टर को संकीर्ण चौड़ाई वाले कई प्रणालों में काटने के लाभ को रेखांकित किया गया था। <ref name="Leobandung">{{cite journal |last1=Leobandung |first1=Effendi |last2=Chou |first2=Stephen Y. |title=Reduction of short channel effects in SOI MOSFETs with 35 nm channel width and 70 nm channel length |journal=1996 54th Annual Device Research Conference Digest |date=1996 |pages=110–111 |doi=10.1109/DRC.1996.546334|isbn=0-7803-3358-6 |s2cid=30066882 }}</ref> यह संरचना आधुनिक फिनफेट जैसी दिखती है। यद्यपि कुछ उपकरण की चौड़ाई को लंबे एफआईएनों के लिए संकीर्ण चौड़ाई में काटकर त्याग दिया जाता है, संकीर्ण एफआईएनों की पार्श्‍व भित्ति का संचालन हानि की भरपाई से अधिक होता है। <ref>{{cite thesis |last1=Leobandung |first1=Effendi |title=SOI पर नैनोस्केल MOSFETs और सिंगल चार्ज ट्रांजिस्टर|date=June 1996 |publisher=University of Minnesota |type=Ph.D. thesis |location=Minneapolis, Minnesota |page=72}}</ref> उपकरण में 32 नैनोमीटर प्रणाल चौड़ाई और 65-नैनोमीटर प्रक्रिया प्रणाल लंबाई थी। <ref name="Leobandung" />
*1998 {{ndash}} ए[[ एन चैनल ]] फिनफेट (22 एनएम प्रक्रिया|17 एनएम) {{ndash}} जी जीएच हिसामोटो, चेन मिन जी, टू जे किम, जेफरी बोकोर, वेन चिन यी, कमजोर बी परिवार डी जिकेई आरएस मशीन, कॉलर के प्लान, हानि, हिदेकी टेकुची, संख्या और सुबह<ref>{{cite journal |last1=Hisamoto |first1=Digh |last2=Hu |first2=Chenming |last3=Liu |first3=Tsu-Jae King |last4=Bokor |first4=Jeffrey |last5=Lee |first5=Wen-Chin |last6=Kedzierski |first6=Jakub |last7=Anderson |first7=Erik |last8=Takeuchi |first8=Hideki |last9=Asano |first9=Kazuya |title=गहरे-उप-दसवें माइक्रोन युग के लिए एक मुड़ा हुआ चैनल MOSFET|journal=International Electron Devices Meeting 1998. Technical Digest (Cat. No.98CH36217) |date=December 1998 |pages=1032–1034 |doi=10.1109/IEDM.1998.746531|isbn=0-7803-4774-9 |s2cid=37774589 }}</ref>
 
*1999 {{ndash}} [[पी-चैनल]] फिनफेट (45 नैनोमीटर|उप-50 एनएम) {{ndash}} डिग और उसका ए मोटो, चेन मिंगहु, एक्स यूई जु हुआंग, वेन-चिन ली, चार्ल्स कू ओह, लेलैंड चांग, ​​जेए कू बीके एड ज़िएर्स्की, एरिक एंडरसन, हाइड किट ए शेल यू ची<ref>{{cite journal |last1=Hisamoto |first1=Digh |last2=Kedzierski |first2=Jakub |last3=Anderson |first3=Erik |last4=Takeuchi |first4=Hideki |title=Sub 50-nm FinFET: PMOS |journal=International Electron Devices Meeting 1999. Technical Digest (Cat. No.99CH36318) |date=December 1999 |pages=67–70 |doi=10.1109/IEDM.1999.823848 |url=https://www.eecs.wsu.edu/~osman/EE597/FINFET/finfet3.pdf|isbn=0-7803-5410-9 |s2cid=7310589 }}</ref>
डीईएलटीए ट्रांजिस्टर पर डिघ हिसामोटो के शोध की क्षमता ने [[DARPA|डीएआरपीए]] (डीएआरपीए) का ध्यान आकर्षित किया, जिसने 1997 में कैलिफोर्निया विश्वविद्यालय, बर्कले के एक शोध समूह को डीईएलटीए प्रौद्योगिकी पर आधारित एक गहरे उप-माइक्रोन ट्रांजिस्टर विकसित करने के लिए एक अनुबंध प्रदान किया। <ref name="intel">{{cite web |title=ट्राई-गेट प्रौद्योगिकी के साथ एफपीजीए के लिए निर्णायक लाभ|url=https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/wp/wp-01201-fpga-tri-gate-technology.pdf |publisher=[[Intel]] |year=2014 |access-date=4 July 2019}}</ref> समूह का नेतृत्व [[टीएसएमसी]] के [[ चेन नाम हू |चेन नाम हू]] के साथ हिसामोटो ने किया था। टीम ने 1998 और 2004 के बीच निम्नलिखित सफलताएँ प्राप्त कीं। <ref name="Liu">{{cite web |last1=Tsu-Jae King |first1=Liu |author-link1=Tsu-Jae King Liu |title=FinFET: History, Fundamentals and Future |url=https://people.eecs.berkeley.edu/~tking/presentations/KingLiu_2012VLSI-Tshortcourse |website=[[University of California, Berkeley]] |publisher=Symposium on VLSI Technology Short Course |date=June 11, 2012 |access-date=9 July 2019 |archive-url=https://web.archive.org/web/20160528220227/http://people.eecs.berkeley.edu/~tking/presentations/KingLiu_2012VLSI-Tshortcourse |archive-date=28 May 2016 |url-status=live }}</ref>
*2001 {{ndash}} 14 एनएम प्रक्रिया|15 एनएम फिनफेट {{ndash}} चेन मिंगहु, यांग-के और सीएच ओआई, निक लिन का आरटी, पी. एक्स यू प्रेस, एस. तांग, डी. हा, एरिक एंडरसन, टी स्पीड-जे एई किंग एल आईयू, जेफरी बीओ अतिथि<ref>{{cite journal |last1=Hu |first1=Chenming |author1-link=Chenming Hu |last2=Choi |first2=Yang-Kyu |last3=Lindert |first3=N. |last4=Xuan |first4=P. |last5=Tang |first5=S. |last6=Ha |first6=D. |last7=Anderson |first7=E. |last8=Bokor |first8=J. |last9=Tsu-Jae King |first9=Liu |title=Sub-20 nm CMOS FinFET technologies |journal=International Electron Devices Meeting. Technical Digest (Cat. No.01CH37224) |date=December 2001 |pages=19.1.1–19.1.4 |doi=10.1109/IEDM.2001.979526|isbn=0-7803-7050-3 |s2cid=8908553 }}</ref>
*1998 {{ndash}} [[ एन चैनल | एन प्रणाल]] फिनफेट (22 एनएम प्रक्रिया) {{ndash}} जी जीएच हिसामोटो, चेन मिन जी, टू जे किम, जेफरी बोकोर, वेन चिन यी, जैकब केडज़िएर्स्की, एरिक एंडरसन, हिदेकी टेकुची, कज़ूया असानो <ref>{{cite journal |last1=Hisamoto |first1=Digh |last2=Hu |first2=Chenming |last3=Liu |first3=Tsu-Jae King |last4=Bokor |first4=Jeffrey |last5=Lee |first5=Wen-Chin |last6=Kedzierski |first6=Jakub |last7=Anderson |first7=Erik |last8=Takeuchi |first8=Hideki |last9=Asano |first9=Kazuya |title=गहरे-उप-दसवें माइक्रोन युग के लिए एक मुड़ा हुआ चैनल MOSFET|journal=International Electron Devices Meeting 1998. Technical Digest (Cat. No.98CH36217) |date=December 1998 |pages=1032–1034 |doi=10.1109/IEDM.1998.746531|isbn=0-7803-4774-9 |s2cid=37774589 }}</ref>
*2002 {{ndash}} 10 एनएम फिनफेट {{ndash}} शिबली अहमद, स्कॉट बेल, साइरस टैबरी, जेफरी बोकोर, डेविड किसर, चेनमिंग हू, त्सू-जे किंग लियू, बिन यू, लेलैंड चांग<ref>{{cite journal |last1=Ahmed |first1=Shibly |last2=Bell |first2=Scott |last3=Tabery |first3=Cyrus |last4=Bokor |first4=Jeffrey |last5=Kyser |first5=David |last6=Hu |first6=Chenming |last7=Liu |first7=Tsu-Jae King |last8=Yu |first8=Bin |last9=Chang |first9=Leland |title=10 एनएम गेट लंबाई तक फिनफेट स्केलिंग|journal=Digest. International Electron Devices Meeting |date=December 2002 |pages=251–254 |doi=10.1109/IEDM.2002.1175825 |citeseerx=10.1.1.136.3757 |url=https://www.eecs.wsu.edu/~osman/EE597/FINFET/finfet4.pdf|isbn=0-7803-7462-2 |s2cid=7106946 }}</ref>
*1999 {{ndash}} [[पी-चैनल|पी-प्रणाल]] फिनफेट (उप-50 एनएम) {{ndash}} डिग और उसका ए मोटो, चेन मिंगहु, एक्स यूई जु हुआंग, वेन-चिन ली, चार्ल्स कू ओह, लेलैंड चांग, ​​जेए कू बीके एड ज़िएर्स्की, एरिक एंडरसन, हाइड किट ए शेल यू ची <ref>{{cite journal |last1=Hisamoto |first1=Digh |last2=Kedzierski |first2=Jakub |last3=Anderson |first3=Erik |last4=Takeuchi |first4=Hideki |title=Sub 50-nm FinFET: PMOS |journal=International Electron Devices Meeting 1999. Technical Digest (Cat. No.99CH36318) |date=December 1999 |pages=67–70 |doi=10.1109/IEDM.1999.823848 |url=https://www.eecs.wsu.edu/~osman/EE597/FINFET/finfet3.pdf|isbn=0-7803-5410-9 |s2cid=7310589 }}</ref>
*2001 {{ndash}} 15 एनएम फिनफेट {{ndash}} चेन मिंगहु, यांग-के और सीएच ओआई, निक लिन का आरटी, पी. एक्स यू प्रेस, एस. तांग, डी. हा, एरिक एंडरसन, टी स्पीड-जे एई किंग एल आईयू, जेफरी बोकोर <ref>{{cite journal |last1=Hu |first1=Chenming |author1-link=Chenming Hu |last2=Choi |first2=Yang-Kyu |last3=Lindert |first3=N. |last4=Xuan |first4=P. |last5=Tang |first5=S. |last6=Ha |first6=D. |last7=Anderson |first7=E. |last8=Bokor |first8=J. |last9=Tsu-Jae King |first9=Liu |title=Sub-20 nm CMOS FinFET technologies |journal=International Electron Devices Meeting. Technical Digest (Cat. No.01CH37224) |date=December 2001 |pages=19.1.1–19.1.4 |doi=10.1109/IEDM.2001.979526|isbn=0-7803-7050-3 |s2cid=8908553 }}</ref>
*2002 {{ndash}} 10 एनएम फिनफेट {{ndash}} शिबली अहमद, स्कॉट बेल, साइरस टैबरी, जेफरी बोकोर, डेविड किसर, चेनमिंग हू, त्सू-जे किंग लियू, बिन यू, लेलैंड चांग <ref>{{cite journal |last1=Ahmed |first1=Shibly |last2=Bell |first2=Scott |last3=Tabery |first3=Cyrus |last4=Bokor |first4=Jeffrey |last5=Kyser |first5=David |last6=Hu |first6=Chenming |last7=Liu |first7=Tsu-Jae King |last8=Yu |first8=Bin |last9=Chang |first9=Leland |title=10 एनएम गेट लंबाई तक फिनफेट स्केलिंग|journal=Digest. International Electron Devices Meeting |date=December 2002 |pages=251–254 |doi=10.1109/IEDM.2002.1175825 |citeseerx=10.1.1.136.3757 |url=https://www.eecs.wsu.edu/~osman/EE597/FINFET/finfet4.pdf|isbn=0-7803-7462-2 |s2cid=7106946 }}</ref>
*2004 {{ndash}} हाई-κ/[[ धातु द्वार ]] फिनफेट {{ndash}} डी. हा, हिदेकी टेकुची, यांग-क्यू चोई, त्सू-जे किंग लियू, डब्ल्यू. बाई, डी.-एल. क्वांग, ए. अग्रवाल, एम. अमीन
*2004 {{ndash}} हाई-κ/[[ धातु द्वार ]] फिनफेट {{ndash}} डी. हा, हिदेकी टेकुची, यांग-क्यू चोई, त्सू-जे किंग लियू, डब्ल्यू. बाई, डी.-एल. क्वांग, ए. अग्रवाल, एम. अमीन


उन्होंने दिसंबर 2000 के एक पेपर में फिनफेट (फिन फील्ड-इफेक्ट ट्रांजिस्टर) शब्द गढ़ा,<ref>{{cite journal |last1=Hisamoto |first1=Digh |first2=Chenming |author-link2=Chenming Hu |last2=Hu |last3=Bokor |first3=J. |first4=Tsu-Jae |last4=King |last5=Anderson |first5=E. |last6=Kuo |first6=Charles |last7=Asano |first7=K. |last8=Takeuchi |first8=H. |last9=Kedzierski |first9=J. |first10=Wen-Chin |last10=Lee |display-authors=5 |title=FinFET—a self-aligned double-gate MOSFET scalable to 20&nbsp;nm|journal=IEEE Transactions on Electron Devices|date=December 2000 |volume=47 |issue=12 |pages=2320–2325 |doi=10.1109/16.887014 |citeseerx=10.1.1.211.204 |bibcode=2000ITED...47.2320H }}</ref> SOI सब्सट्रेट पर निर्मित एक गैर-प्लानर, डबल-गेट ट्रांजिस्टर का वर्णन करने के लिए उपयोग किया जाता है।<ref>{{cite journal|first1=Digh|last1=Hisamoto|first2=Chenming|last2=Hu|author-link2=Chenming Hu|first3=Xuejue|last3=Huang|first4=Wen-Chin |last4=Lee|first5=Charles|last5=Kuo|first6=Leland|last6=Chang|first7=J.|last7=Kedzierski|first8=E.|last8=Anderson|first9=H.|last9=Takeuchi|first10=Yang-Kyu |last10=Choi|first11=K.|last11=Asano|first12=V.|last12=Subramanian|first13=Tsu-Jae |last13=King|first14=J.|last14=Bokor |display-authors=5 |title=Sub-50 nm P-channel FinFET |journal=IEEE Transactions on Electron Devices |date=May 2001 |volume=48 |issue=5 |pages=880–886 |doi=10.1109/16.918235|url=https://people.eecs.berkeley.edu/~hu/PUBLICATIONS/PAPERS/717.pdf|bibcode=2001ITED...48..880H}}</ref>
उन्होंने दिसंबर 2000 के एक पेपर में फिनफेट (फिन क्षेत्र प्रभाव ट्रांजिस्टर) शब्द गढ़ा,<ref>{{cite journal |last1=Hisamoto |first1=Digh |first2=Chenming |author-link2=Chenming Hu |last2=Hu |last3=Bokor |first3=J. |first4=Tsu-Jae |last4=King |last5=Anderson |first5=E. |last6=Kuo |first6=Charles |last7=Asano |first7=K. |last8=Takeuchi |first8=H. |last9=Kedzierski |first9=J. |first10=Wen-Chin |last10=Lee |display-authors=5 |title=FinFET—a self-aligned double-gate MOSFET scalable to 20&nbsp;nm|journal=IEEE Transactions on Electron Devices|date=December 2000 |volume=47 |issue=12 |pages=2320–2325 |doi=10.1109/16.887014 |citeseerx=10.1.1.211.204 |bibcode=2000ITED...47.2320H }}</ref> एसओआई सब्सट्रेट पर निर्मित एक असमतलीय, युग्म-द्वार ट्रांजिस्टर का वर्णन करने के लिए उपयोग किया जाता है। <ref>{{cite journal|first1=Digh|last1=Hisamoto|first2=Chenming|last2=Hu|author-link2=Chenming Hu|first3=Xuejue|last3=Huang|first4=Wen-Chin |last4=Lee|first5=Charles|last5=Kuo|first6=Leland|last6=Chang|first7=J.|last7=Kedzierski|first8=E.|last8=Anderson|first9=H.|last9=Takeuchi|first10=Yang-Kyu |last10=Choi|first11=K.|last11=Asano|first12=V.|last12=Subramanian|first13=Tsu-Jae |last13=King|first14=J.|last14=Bokor |display-authors=5 |title=Sub-50 nm P-channel FinFET |journal=IEEE Transactions on Electron Devices |date=May 2001 |volume=48 |issue=5 |pages=880–886 |doi=10.1109/16.918235|url=https://people.eecs.berkeley.edu/~hu/PUBLICATIONS/PAPERS/717.pdf|bibcode=2001ITED...48..880H}}</ref>
2006 में, [[KAIST]] (KAIST) और नेशनल नैनो फैब सेंटर के कोरियाई शोधकर्ताओं की एक टीम ने 3 एनएम ट्रांजिस्टर विकसित किया, जो दुनिया का सबसे छोटा नैनोइलेक्ट्रॉनिक उपकरण है, जो [[गेट-ऑल-अराउंड]] (GAA) फिनफेट तकनीक पर आधारित है।<ref>{{citation|url=http://www.highbeam.com/doc/1G1-145838158.html|archive-url=https://web.archive.org/web/20121106011401/http://www.highbeam.com/doc/1G1-145838158.html|url-status=dead|archive-date=6 November 2012|title=Still Room at the Bottom.(nanometer transistor developed by Yang-kyu Choi from the Korea Advanced Institute of Science and Technology )|date=1 April 2006|work=Nanoparticle News|access-date=6 July 2019}}</ref><ref>{{citation |first=Hyunjin |last=Lee |year=2006 |title=Sub-5nm All-Around Gate FinFET for Ultimate Scaling |journal=Symposium on VLSI Technology, 2006 |pages=58–59 |doi=10.1109/VLSIT.2006.1705215 |display-authors=etal|isbn=978-1-4244-0005-8 |hdl=10203/698 |s2cid=26482358 |hdl-access=free }}</ref> 2011 में, [[ चावल विश्वविद्यालय ]] के शोधकर्ताओं मसूद रोस्तमी और कार्तिक मोहनराम ने प्रदर्शित किया कि फिनफेट में दो विद्युत रूप से स्वतंत्र गेट हो सकते हैं, जो सर्किट डिजाइनरों को कुशल, कम-शक्ति वाले गेटों के साथ डिजाइन करने के लिए अधिक लचीलापन देता है।<ref>{{cite journal|journal=IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems |volume=30 |issue=3 |pages=337–349 |doi=10.1109/TCAD.2010.2097310 |year=2011 |last1=Rostami |first1=M. |last2=Mohanram |first2=K. |title=Dual-V<sub>th</sub> Independent-Gate FinFETs for Low Power Logic Circuits |hdl=1911/72088 |s2cid=2225579 |url=https://scholarship.rice.edu/bitstream/1911/72088/1/Masoud%20Journal.pdf |hdl-access=free }}</ref>
 
2006 में, [[KAIST|केएआईएसटी]] (केएआईएसटी) और नेशनल नैनो फैब सेंटर के कोरियाई शोधकर्ताओं की एक टीम ने 3 एनएम ट्रांजिस्टर विकसित किया, जो दुनिया का सबसे छोटा नैनोइलेक्ट्रॉनिक उपकरण है, जो [[गेट-ऑल-अराउंड|द्वार-ऑल-अराउंड]] (जीएए) फिनफेट तकनीक पर आधारित है। <ref>{{citation|url=http://www.highbeam.com/doc/1G1-145838158.html|archive-url=https://web.archive.org/web/20121106011401/http://www.highbeam.com/doc/1G1-145838158.html|url-status=dead|archive-date=6 November 2012|title=Still Room at the Bottom.(nanometer transistor developed by Yang-kyu Choi from the Korea Advanced Institute of Science and Technology )|date=1 April 2006|work=Nanoparticle News|access-date=6 July 2019}}</ref><ref>{{citation |first=Hyunjin |last=Lee |year=2006 |title=Sub-5nm All-Around Gate FinFET for Ultimate Scaling |journal=Symposium on VLSI Technology, 2006 |pages=58–59 |doi=10.1109/VLSIT.2006.1705215 |display-authors=etal|isbn=978-1-4244-0005-8 |hdl=10203/698 |s2cid=26482358 |hdl-access=free }}</ref> 2011 में, [[ चावल विश्वविद्यालय |राइस विश्वविद्यालय]] के शोधकर्ताओं मसूद रोस्तमी और कार्तिक मोहनराम ने प्रदर्शित किया कि फिनफेट में दो विद्युत रूप से स्वतंत्र द्वार हो सकते हैं, जो सर्किट अभिकल्पनारों को कुशल, कम-शक्ति वाले द्वारों के साथ अभिकल्पना करने के लिए अधिक लचीलापन देता है। <ref>{{cite journal|journal=IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems |volume=30 |issue=3 |pages=337–349 |doi=10.1109/TCAD.2010.2097310 |year=2011 |last1=Rostami |first1=M. |last2=Mohanram |first2=K. |title=Dual-V<sub>th</sub> Independent-Gate FinFETs for Low Power Logic Circuits |hdl=1911/72088 |s2cid=2225579 |url=https://scholarship.rice.edu/bitstream/1911/72088/1/Masoud%20Journal.pdf |hdl-access=free }}</ref>
 
2020 में, चेनमिंग हू को फिनफेट के विकास के लिए [[आईईईई मेडल ऑफ ऑनर]] पुरस्कार मिला, जिसे [[इंस्टीट्यूट ऑफ़ इलेक्ट्रिकल एंड इलेक्ट्रॉनिक्स इंजीनियर्स]] (आईईईई) ने ट्रांजिस्टर को तीसरे आयाम में ले जाने और मूर के नियम का विस्तार करने का श्रेय दिया।<ref>{{cite news |title=How the Father of FinFETs Helped Save Moore's Law: Chenming Hu, the 2020 IEEE Medal of Honor recipient, took transistors into the third dimension |url=https://spectrum.ieee.org/how-the-father-of-finfets-helped-save-moores-law |access-date=27 December 2021 |work=[[IEEE Spectrum]] |date=21 April 2020 |language=en}}</ref>
2020 में, चेनमिंग हू को फिनफेट के विकास के लिए [[आईईईई मेडल ऑफ ऑनर]] पुरस्कार मिला, जिसे [[इंस्टीट्यूट ऑफ़ इलेक्ट्रिकल एंड इलेक्ट्रॉनिक्स इंजीनियर्स]] (आईईईई) ने ट्रांजिस्टर को तीसरे आयाम में ले जाने और मूर के नियम का विस्तार करने का श्रेय दिया।<ref>{{cite news |title=How the Father of FinFETs Helped Save Moore's Law: Chenming Hu, the 2020 IEEE Medal of Honor recipient, took transistors into the third dimension |url=https://spectrum.ieee.org/how-the-father-of-finfets-helped-save-moores-law |access-date=27 December 2021 |work=[[IEEE Spectrum]] |date=21 April 2020 |language=en}}</ref>




==व्यावसायीकरण==
==व्यावसायीकरण==
केवल 0.7 [[ वाल्ट ]] पर चलने वाला उद्योग का पहला 25 नैनोमीटर ट्रांजिस्टर दिसंबर 2002 में [[ ताइवान सेमीकंडक्टर विनिर्माण कंपनी ]] द्वारा प्रदर्शित किया गया था। [[ओमेगा]] फिनफेट डिज़ाइन, जिसका नाम ग्रीक अक्षर ओमेगा और उस आकार के बीच समानता के आधार पर रखा गया है जिसमें गेट स्रोत/नाली संरचना के चारों ओर लपेटता है, में एन-प्रकार ट्रांजिस्टर के लिए केवल 0.39 [[पीकोसैकन्ड]] (पीएस) और 0.88 पीएस का गेट विलंब है। पी-प्रकार.
केवल 0.7[[ वाल्ट | वाल्ट]] पर चलने वाला उद्योग का पहला 25 नैनोमीटर ट्रांजिस्टर दिसंबर 2002 में ताइवान अर्धचालक विनिर्माण कंपनी द्वारा प्रदर्शित किया गया था। [[ओमेगा]] फिनफेट अभिकल्पना, जिसका नाम ग्रीक अक्षर ओमेगा और उस आकार के बीच समानता के आधार पर रखा गया है जिसमें द्वार स्रोत/नाली संरचना के चारों ओर लपेटता है, में n-प्रकार ट्रांजिस्टर के लिए केवल 0.39 [[पीकोसैकन्ड]] (पीएस) और 0.88 पीएस का द्वार विलंब है।  


2004 में, [[ SAMSUNG ]] ने बल्क फिनफेट डिज़ाइन का प्रदर्शन किया, जिससे फिनफेट उपकरणों का बड़े पैमाने पर उत्पादन संभव हो गया। उन्होंने 90 नैनोमीटर|90 से निर्मित [[ गतिशील [[ रैंडम एक्सेस मेमोरी ]] ]] (डायनामिक रैंडम-एक्सेस मेमोरी) का प्रदर्शन किया।{{nbsp}}एनएम बल्क फिनफेट प्रक्रिया।<ref name="Liu"/>
2004 में, [[ SAMSUNG |सैमसंग]] ने बल्क फिनफेट अभिकल्पना का प्रदर्शन किया, जिससे फिनफेट उपकरणों का बड़े मापक्रम पर उत्पादन संभव हो गया। उन्होंने 90 नैनोमीटर|90 से निर्मित [[ गतिशील [[ रैंडम एक्सेस मेमोरी ]] ]] (डायनामिक रैंडम-एक्सेस मेमोरी) का प्रदर्शन किया। एनएम बल्क फिनफेट प्रक्रिया। <ref name="Liu"/>


2011 में, [[इंटेल]] ने [[त्रि-गेट ट्रांजिस्टर]] का प्रदर्शन किया, जहां गेट तीन तरफ से चैनल को घेरता है, जिससे प्लानर ट्रांजिस्टर की तुलना में बढ़ी हुई ऊर्जा दक्षता और कम गेट देरी - और इस प्रकार बेहतर प्रदर्शन की अनुमति मिलती है।<ref>{{Cite web|url=http://download.intel.com/newsroom/kits/22nm/pdfs/22nm-Details_Presentation.pdf|title=Intel's Revolutionary 22 nm Transistor Technology|last1=Bohr|first1=Mark|last2=Mistry|first2=Kaizad|date=May 2011|website=intel.com|access-date=April 18, 2018}}</ref><ref>{{Cite news|url=https://www.techradar.com/news/computing-components/processors/intel-s-tri-gate-transistors-everything-you-need-to-know-952572|title=Intel's Tri-Gate transistors: everything you need to know|last=Grabham|first=Dan|date=May 6, 2011|work=TechRadar|access-date=April 19, 2018}}</ref><ref>
2011 में, [[इंटेल]] ने [[त्रि-गेट ट्रांजिस्टर|त्रि-द्वार ट्रांजिस्टर]] का प्रदर्शन किया, जहां द्वार तीन तरफ से प्रणाल को घेरता है, जिससे प्लानर ट्रांजिस्टर की तुलना में बढ़ी हुई ऊर्जा दक्षता और कम द्वार देरी - और इस प्रकार बेहतर प्रदर्शन की अनुमति मिलती है। <ref>{{Cite web|url=http://download.intel.com/newsroom/kits/22nm/pdfs/22nm-Details_Presentation.pdf|title=Intel's Revolutionary 22 nm Transistor Technology|last1=Bohr|first1=Mark|last2=Mistry|first2=Kaizad|date=May 2011|website=intel.com|access-date=April 18, 2018}}</ref><ref>{{Cite news|url=https://www.techradar.com/news/computing-components/processors/intel-s-tri-gate-transistors-everything-you-need-to-know-952572|title=Intel's Tri-Gate transistors: everything you need to know|last=Grabham|first=Dan|date=May 6, 2011|work=TechRadar|access-date=April 19, 2018}}</ref><ref>
{{cite journal |doi=10.1109/MM.2017.4241347|title=CMOS Scaling Trends and Beyond|journal=IEEE Micro|volume=37|issue=6|pages=20–29|year=2017|last1=Bohr|first1=Mark T.|last2=Young|first2=Ian A.
{{cite journal |doi=10.1109/MM.2017.4241347|title=CMOS Scaling Trends and Beyond|journal=IEEE Micro|volume=37|issue=6|pages=20–29|year=2017|last1=Bohr|first1=Mark T.|last2=Young|first2=Ian A.
|s2cid=6700881|quote=The next major transistor innovation was the introduction of FinFET (tri-gate) transistors on Intel's 22-nm technology in 2011.}}
|s2cid=6700881|quote=The next major transistor innovation was the introduction of FinFET (tri-gate) transistors on Intel's 22-nm technology in 2011.}}
</ref>
</ref>
[[22 एनएम]] और उससे नीचे के व्यावसायिक रूप से उत्पादित चिप्स में आम तौर पर फिनफेट गेट डिज़ाइन का उपयोग किया जाता है (लेकिन 12 एनएम के विकास के साथ, प्लानर प्रक्रियाएं 18 एनएम तक मौजूद होती हैं)। इंटेल के [[त्रि-गेट]] वेरिएंट की घोषणा 2011 में इसके [[आइवी ब्रिज (माइक्रोआर्किटेक्चर)]] के लिए 22 एनएम पर की गई थी।<ref>{{Cite web|url=https://newsroom.intel.com/press-kits/intel-22nm-3-d-tri-gate-transistor-technology/|title=Intel 22nm 3-D Tri-Gate Transistor Technology|website=Intel Newsroom}}</ref> ये उपकरण 2012 से शिप किए गए। 2014 के बाद से, 14 एनएम (या 16 एनएम) पर प्रमुख फाउंड्रीज़ (टीएसएमसी, सैमसंग, [[ग्लोबलफाउंड्रीज़]]) ने फिनफेट डिज़ाइन का उपयोग किया।


2013 में, [[एसके हाइनिक्स]] ने 16 का व्यावसायिक बड़े पैमाने पर उत्पादन शुरू किया{{nbsp}}एनएम प्रक्रिया,<ref name="hynix2010s">{{cite web |title=History: 2010s |url=https://www.skhynix.com/eng/about/history2010.jsp |website=[[SK Hynix]] |access-date=8 July 2019}}</ref> टीएसएमसी ने 16 का उत्पादन शुरू किया{{nbsp}}एनएम फिनफेट प्रक्रिया,<ref>{{cite web |title=16/12nm Technology |url=https://www.tsmc.com/english/dedicatedFoundry/technology/16nm.htm |publisher=[[TSMC]] |access-date=30 June 2019}}</ref> और [[सैमसंग इलेक्ट्रॉनिक्स]] ने 10 नैनोमीटर|10 का उत्पादन शुरू किया{{nbsp}}एनएम प्रक्रिया.<ref name="tomshardware">{{cite news |title=Samsung Mass Producing 128Gb 3-bit MLC NAND Flash |url=https://www.tomshardware.co.uk/NAND-128Gb-Mass-Production-3-bit-MLC,news-43458.html |access-date=21 June 2019 |work=[[Tom's Hardware]] |date=11 April 2013}}</ref> टीएसएमसी ने 2017 में 7 एनएम प्रक्रिया का उत्पादन शुरू किया,<ref name="tsmc-7nm">{{cite web |title=7nm Technology |url=https://www.tsmc.com/english/dedicatedFoundry/technology/7nm.htm |publisher=[[TSMC]] |access-date=30 June 2019}}</ref> और सैमसंग ने 2018 में 5 एनएम प्रक्रिया का उत्पादन शुरू किया।<ref>{{Cite web|url=https://www.anandtech.com/show/14231/samsung-completes-development-of-5-nm-euv-process-technology|title=Samsung Completes Development of 5nm EUV Process Technology|last=Shilov|first=Anton|website=www.anandtech.com|access-date=2019-05-31}}</ref> 2019 में, सैमसंग ने 3 के व्यावसायिक उत्पादन की योजना की घोषणा की{{nbsp}}एनएम [[GAAFET]] प्रक्रिया 2021 तक।<ref>{{citation| url  =https://www.tomshardware.com/news/samsung-3nm-gaafet-production-2021,38426.html | title = Samsung Plans Mass Production of 3nm GAAFET Chips in 2021 | first = Lucian |last = Armasu | date = 11 January 2019| work = www.tomshardware.com }}</ref>
[[22 एनएम]] और उससे नीचे के व्यावसायिक रूप से उत्पादित चिप्स में सामान्यतः फिनफेट द्वार अभिकल्पना का उपयोग किया जाता है (लेकिन 12 एनएम के विकास के साथ, प्लानर प्रक्रियाएं 18 एनएम तक उपस्थित होती हैं)। इंटेल के [[त्रि-गेट|त्रि-द्वार]] वेरिएंट की घोषणा 2011 में इसके [[आइवी ब्रिज (माइक्रोआर्किटेक्चर)]] के लिए 22 एनएम पर की गई थी। <ref>{{Cite web|url=https://newsroom.intel.com/press-kits/intel-22nm-3-d-tri-gate-transistor-technology/|title=Intel 22nm 3-D Tri-Gate Transistor Technology|website=Intel Newsroom}}</ref> ये उपकरण 2012 से शिप किए गए। 2014 के बाद से, 14 एनएम (या 16 एनएम) पर प्रमुख फाउंड्रीज़ (टीएसएमसी, सैमसंग, [[ग्लोबलफाउंड्रीज़]]) ने फिनफेट अभिकल्पना का उपयोग किया है।
नैनोइलेक्ट्रॉनिक फिनफेट [[ अर्धचालक स्मृति ]] का व्यावसायिक उत्पादन 2010 में शुरू हुआ।<ref name="auto"/>2013 में, एसके हाइनिक्स ने 16 का बड़े पैमाने पर उत्पादन शुरू किया{{nbsp}}एनएम [[ नैंड फ्लैश ]] मेमोरी,<ref name="hynix2010s"/>और सैमसंग इलेक्ट्रॉनिक्स ने 10 नैनोमीटर|10 का उत्पादन शुरू किया{{nbsp}}एनएम [[ बहुस्तरीय कोशिका ]] (एमएलसी) नंद फ्लैश मेमोरी।<ref name="tomshardware"/>2017 में, TSMC ने 7 एनएम प्रक्रिया का उपयोग करके [[ स्थैतिक रैंडम-एक्सेस मेमोरी ]] मेमोरी का उत्पादन शुरू किया।<ref name="tsmc-7nm"/>
 
2013 में, [[एसके हाइनिक्स]] ने 16 का व्यावसायिक बड़े मापक्रम पर उत्पादन प्रारम्भ  किया एनएम प्रक्रिया, <ref name="hynix2010s">{{cite web |title=History: 2010s |url=https://www.skhynix.com/eng/about/history2010.jsp |website=[[SK Hynix]] |access-date=8 July 2019}}</ref> टीएसएमसी ने 16 एनएम फिनफेट प्रक्रिया का उत्पादन प्रारम्भ किया, <ref>{{cite web |title=16/12nm Technology |url=https://www.tsmc.com/english/dedicatedFoundry/technology/16nm.htm |publisher=[[TSMC]] |access-date=30 June 2019}}</ref> और [[सैमसंग इलेक्ट्रॉनिक्स]] ने 10 का उत्पादन प्रारम्भ  किया एन <ref name="tomshardware">{{cite news |title=Samsung Mass Producing 128Gb 3-bit MLC NAND Flash |url=https://www.tomshardware.co.uk/NAND-128Gb-Mass-Production-3-bit-MLC,news-43458.html |access-date=21 June 2019 |work=[[Tom's Hardware]] |date=11 April 2013}}</ref> टीएसएमसी ने 2017 में 7 एनएम प्रक्रिया का उत्पादन प्रारम्भ  किया,<ref name="tsmc-7nm">{{cite web |title=7nm Technology |url=https://www.tsmc.com/english/dedicatedFoundry/technology/7nm.htm |publisher=[[TSMC]] |access-date=30 June 2019}}</ref> और सैमसंग ने 2018 में 5 एनएम प्रक्रिया का उत्पादन प्रारम्भ किया। <ref>{{Cite web|url=https://www.anandtech.com/show/14231/samsung-completes-development-of-5-nm-euv-process-technology|title=Samsung Completes Development of 5nm EUV Process Technology|last=Shilov|first=Anton|website=www.anandtech.com|access-date=2019-05-31}}</ref> 2019 में, सैमसंग ने 3 के व्यावसायिक उत्पादन की योजना की घोषणा की एनएम [[GAAFET|गाफेट]] प्रक्रिया 2021 तक है।<ref>{{citation| url  =https://www.tomshardware.com/news/samsung-3nm-gaafet-production-2021,38426.html | title = Samsung Plans Mass Production of 3nm GAAFET Chips in 2021 | first = Lucian |last = Armasu | date = 11 January 2019| work = www.tomshardware.com }}</ref>
 
नैनोइलेक्ट्रॉनिक फिनफेट [[ अर्धचालक स्मृति |अर्धचालक मेमोरी]] का व्यावसायिक उत्पादन 2010 में प्रारम्भ हुआ। <ref name="auto" /> 2013 में, एसके हाइनिक्स ने 16 का बड़े मापक्रम पर एनएम[[ नैंड फ्लैश | नैंड फ्लैश]] मेमोरी उत्पादन प्रारम्भ किया, <ref name="hynix2010s" /> और सैमसंग इलेक्ट्रॉनिक्स ने 10 नैनोमीटर 10 का उत्पादन [[ बहुस्तरीय कोशिका | बहुस्तरीय कोशिका]] (एमएलसी) नंद फ्लैश मेमोरी प्रारम्भ किया एनएम । <ref name="tomshardware" />2017 में, टीएसएमसी ने 7 एनएम प्रक्रिया का उपयोग करके [[ स्थैतिक रैंडम-एक्सेस मेमोरी | स्थैतिक रैंडम-एक्सेस मेमोरी]] मेमोरी का उत्पादन प्रारम्भ  किया। <ref name="tsmc-7nm" />




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Latest revision as of 11:44, 8 November 2023

एक युग्म-द्वार फिनफेट उपकरण

फिन क्षेत्र-प्रभाव ट्रांजिस्टर (एफआईएनएफईटी) एक मल्टीद्वार उपकरण है, एक एमओएसएफईटी (धातु-ऑक्साइड-अर्धचालक क्षेत्र-प्रभाव ट्रांजिस्टर) कार्यद्रव (इलेक्ट्रॉनिक्स) पर बनाया गया है जहां द्वार को प्रणाल के दो, तीन या चार किनारों पर रखा जाता है या प्रणाल के चारों ओर लिपटा हुआ, जो एक युग्म या बहु द्वार संरचना बनाता है। इन उपकरणों को सामान्य नाम फिनफेट दिया गया है क्योंकि स्रोत/नाली क्षेत्र सिलिकॉन सतह पर एफआईएन बनाता है। फिनफेट उपकरणों में प्लेनर सीएमओएस (पूरक धातु-ऑक्साइड-अर्धचालक) तकनीक की तुलना में काफी तीव्र स्विचन काल और उच्च वर्तमान घनत्व होता है। [1]

फिनफेट एक प्रकार का असमतलीय ट्रांजिस्टर या 3डी ट्रांजिस्टर है। [2] यह आधुनिक नैनोइलेक्ट्रॉनिक अर्धचालक उपकरण निर्माण का आधार है। फिनफेट द्वार्स का उपयोग करने वाले माइक्रोचिप्स पहली बार 2010 की पहली छमाही में व्यावसायीकृत हो गए, और 14 एनएम, 10 एनएम और 7 एनएम प्रक्रिया अर्धचालक नोड पर प्रमुख द्वार अभिकल्पना बन गए।

एक ही फिनफेट ट्रांजिस्टर में कई एफआईएन होते हैं, जो अगल-बगल व्यवस्थित होते हैं और सभी एक ही द्वार से ढके होते हैं, जो ड्राइव शक्ति और प्रदर्शन को बढ़ाने के लिए विद्युत रूप से एक के रूप में कार्य करते हैं। [3]


इतिहास

एमओएसएफईटी को पहली बार 1960 में बेल लैब्स के मोहम्मद ओटाला और दावों कहंग द्वारा प्रदर्शित किए जाने के बाद, [4] युग्म द्वार तनु फिल्म ट्रांजिस्टर (टीएफटी) की अवधारणा 1967 में एच. आर. फराह (बेंडिक्स कॉर्पोरेशन) और आर. एफ. स्टाइनबर्ग द्वारा प्रस्तावित की गई थी। [5] एक युग्म-द्वार एमओएसएफईटी को बाद में विद्युत प्रयोगशाला (ETL) के तोशीहिरो सेकिगावा द्वारा 1980 के एकस्व अधिकार में प्लानर एक्सएमओएस ट्रांजिस्टर का वर्णन करते हुए प्रस्तावित किया गया था। [6] सेकिगावा ने 1984 में ईटीएल में युताका हयाशी के साथ एक्सएमओएस ट्रांजिस्टर का निर्माण किया। उन्होंने प्रदर्शित किया कि एक साथ जुड़े दो द्वार इलेक्ट्रोड के बीच पूरी तरह से समाप्त सिलिकन आवरित विद्युतरोधी (एसओआई) उपकरण को अंतर्दाबन करके लघु-प्रणाल प्रभाव को काफी कम किया जा सकता है। [7][8]

पहले फिनफेट ट्रांजिस्टर प्रकार को अवक्षयित तनु-प्रणाल ट्रांजिस्टर या डेल्टा ट्रांजिस्टर कहा जाता था, जिसे पहली बार 1989 में हिताची के दिघ हिसामोटो, टोरू कागा, योशिफुमी कावामोटो और ईजी टाकेडा द्वारा जापान में निर्मित किया गया था। [7][9][10] ट्रांजिस्टर का द्वार शीर्ष और किनारों पर या केवल किनारों पर अर्धचालक प्रणाल फिन को आच्छादित और विद्युत रूप से संपर्क कर सकता है। पहले को त्रि-द्वार ट्रांजिस्टर और दूसरे को युग्म-द्वार ट्रांजिस्टर कहा जाता है। एक युग्म-द्वार ट्रांजिस्टर वैकल्पिक रूप से प्रत्येक पक्ष को दो अलग-अलग अवसानक या संपर्कों से जोड़ सकता है। इस परिवर्ती को स्प्लिट ट्रांजिस्टर कहा जाता है। यह ट्रांजिस्टर के संचालन के अधिक परिष्कृत नियंत्रण को सक्षम बनाता है।

इंडोनेशियाई इंजीनियर एफेंदी लेओबंदुंग ने, मिनेसोटा विश्वविद्यालय में काम करते हुए, 1996 में 54वें उपकरण अनुसंधान सम्मेलन में स्टीफन वाई. चाउ के साथ एक लेख प्रकाशित किया, जिसमें उपकरण प्रवर्धन में सुधार और वृद्धि के लिए एक विस्तृत सीएमओएस ट्रांजिस्टर को संकीर्ण चौड़ाई वाले कई प्रणालों में काटने के लाभ को रेखांकित किया गया था। [11] यह संरचना आधुनिक फिनफेट जैसी दिखती है। यद्यपि कुछ उपकरण की चौड़ाई को लंबे एफआईएनों के लिए संकीर्ण चौड़ाई में काटकर त्याग दिया जाता है, संकीर्ण एफआईएनों की पार्श्‍व भित्ति का संचालन हानि की भरपाई से अधिक होता है। [12] उपकरण में 32 नैनोमीटर प्रणाल चौड़ाई और 65-नैनोमीटर प्रक्रिया प्रणाल लंबाई थी। [11]

डीईएलटीए ट्रांजिस्टर पर डिघ हिसामोटो के शोध की क्षमता ने डीएआरपीए (डीएआरपीए) का ध्यान आकर्षित किया, जिसने 1997 में कैलिफोर्निया विश्वविद्यालय, बर्कले के एक शोध समूह को डीईएलटीए प्रौद्योगिकी पर आधारित एक गहरे उप-माइक्रोन ट्रांजिस्टर विकसित करने के लिए एक अनुबंध प्रदान किया। [13] समूह का नेतृत्व टीएसएमसी के चेन नाम हू के साथ हिसामोटो ने किया था। टीम ने 1998 और 2004 के बीच निम्नलिखित सफलताएँ प्राप्त कीं। [14]

  • 1998 – एन प्रणाल फिनफेट (22 एनएम प्रक्रिया) – जी जीएच हिसामोटो, चेन मिन जी, टू जे किम, जेफरी बोकोर, वेन चिन यी, जैकब केडज़िएर्स्की, एरिक एंडरसन, हिदेकी टेकुची, कज़ूया असानो [15]
  • 1999 – पी-प्रणाल फिनफेट (उप-50 एनएम) – डिग और उसका ए मोटो, चेन मिंगहु, एक्स यूई जु हुआंग, वेन-चिन ली, चार्ल्स कू ओह, लेलैंड चांग, ​​जेए कू बीके एड ज़िएर्स्की, एरिक एंडरसन, हाइड किट ए शेल यू ची [16]
  • 2001 – 15 एनएम फिनफेट – चेन मिंगहु, यांग-के और सीएच ओआई, निक लिन का आरटी, पी. एक्स यू प्रेस, एस. तांग, डी. हा, एरिक एंडरसन, टी स्पीड-जे एई किंग एल आईयू, जेफरी बोकोर [17]
  • 2002 – 10 एनएम फिनफेट – शिबली अहमद, स्कॉट बेल, साइरस टैबरी, जेफरी बोकोर, डेविड किसर, चेनमिंग हू, त्सू-जे किंग लियू, बिन यू, लेलैंड चांग [18]
  • 2004 – हाई-κ/धातु द्वार फिनफेट – डी. हा, हिदेकी टेकुची, यांग-क्यू चोई, त्सू-जे किंग लियू, डब्ल्यू. बाई, डी.-एल. क्वांग, ए. अग्रवाल, एम. अमीन

उन्होंने दिसंबर 2000 के एक पेपर में फिनफेट (फिन क्षेत्र प्रभाव ट्रांजिस्टर) शब्द गढ़ा,[19] एसओआई सब्सट्रेट पर निर्मित एक असमतलीय, युग्म-द्वार ट्रांजिस्टर का वर्णन करने के लिए उपयोग किया जाता है। [20]

2006 में, केएआईएसटी (केएआईएसटी) और नेशनल नैनो फैब सेंटर के कोरियाई शोधकर्ताओं की एक टीम ने 3 एनएम ट्रांजिस्टर विकसित किया, जो दुनिया का सबसे छोटा नैनोइलेक्ट्रॉनिक उपकरण है, जो द्वार-ऑल-अराउंड (जीएए) फिनफेट तकनीक पर आधारित है। [21][22] 2011 में, राइस विश्वविद्यालय के शोधकर्ताओं मसूद रोस्तमी और कार्तिक मोहनराम ने प्रदर्शित किया कि फिनफेट में दो विद्युत रूप से स्वतंत्र द्वार हो सकते हैं, जो सर्किट अभिकल्पनारों को कुशल, कम-शक्ति वाले द्वारों के साथ अभिकल्पना करने के लिए अधिक लचीलापन देता है। [23]

2020 में, चेनमिंग हू को फिनफेट के विकास के लिए आईईईई मेडल ऑफ ऑनर पुरस्कार मिला, जिसे इंस्टीट्यूट ऑफ़ इलेक्ट्रिकल एंड इलेक्ट्रॉनिक्स इंजीनियर्स (आईईईई) ने ट्रांजिस्टर को तीसरे आयाम में ले जाने और मूर के नियम का विस्तार करने का श्रेय दिया।[24]


व्यावसायीकरण

केवल 0.7 वाल्ट पर चलने वाला उद्योग का पहला 25 नैनोमीटर ट्रांजिस्टर दिसंबर 2002 में ताइवान अर्धचालक विनिर्माण कंपनी द्वारा प्रदर्शित किया गया था। ओमेगा फिनफेट अभिकल्पना, जिसका नाम ग्रीक अक्षर ओमेगा और उस आकार के बीच समानता के आधार पर रखा गया है जिसमें द्वार स्रोत/नाली संरचना के चारों ओर लपेटता है, में n-प्रकार ट्रांजिस्टर के लिए केवल 0.39 पीकोसैकन्ड (पीएस) और 0.88 पीएस का द्वार विलंब है।

2004 में, सैमसंग ने बल्क फिनफेट अभिकल्पना का प्रदर्शन किया, जिससे फिनफेट उपकरणों का बड़े मापक्रम पर उत्पादन संभव हो गया। उन्होंने 90 नैनोमीटर|90 से निर्मित [[ गतिशील रैंडम एक्सेस मेमोरी ]] (डायनामिक रैंडम-एक्सेस मेमोरी) का प्रदर्शन किया। एनएम बल्क फिनफेट प्रक्रिया। [14]

2011 में, इंटेल ने त्रि-द्वार ट्रांजिस्टर का प्रदर्शन किया, जहां द्वार तीन तरफ से प्रणाल को घेरता है, जिससे प्लानर ट्रांजिस्टर की तुलना में बढ़ी हुई ऊर्जा दक्षता और कम द्वार देरी - और इस प्रकार बेहतर प्रदर्शन की अनुमति मिलती है। [25][26][27]

22 एनएम और उससे नीचे के व्यावसायिक रूप से उत्पादित चिप्स में सामान्यतः फिनफेट द्वार अभिकल्पना का उपयोग किया जाता है (लेकिन 12 एनएम के विकास के साथ, प्लानर प्रक्रियाएं 18 एनएम तक उपस्थित होती हैं)। इंटेल के त्रि-द्वार वेरिएंट की घोषणा 2011 में इसके आइवी ब्रिज (माइक्रोआर्किटेक्चर) के लिए 22 एनएम पर की गई थी। [28] ये उपकरण 2012 से शिप किए गए। 2014 के बाद से, 14 एनएम (या 16 एनएम) पर प्रमुख फाउंड्रीज़ (टीएसएमसी, सैमसंग, ग्लोबलफाउंड्रीज़) ने फिनफेट अभिकल्पना का उपयोग किया है।

2013 में, एसके हाइनिक्स ने 16 का व्यावसायिक बड़े मापक्रम पर उत्पादन प्रारम्भ किया एनएम प्रक्रिया, [29] टीएसएमसी ने 16 एनएम फिनफेट प्रक्रिया का उत्पादन प्रारम्भ किया, [30] और सैमसंग इलेक्ट्रॉनिक्स ने 10 का उत्पादन प्रारम्भ किया एन [31] टीएसएमसी ने 2017 में 7 एनएम प्रक्रिया का उत्पादन प्रारम्भ किया,[32] और सैमसंग ने 2018 में 5 एनएम प्रक्रिया का उत्पादन प्रारम्भ किया। [33] 2019 में, सैमसंग ने 3 के व्यावसायिक उत्पादन की योजना की घोषणा की एनएम गाफेट प्रक्रिया 2021 तक है।[34]

नैनोइलेक्ट्रॉनिक फिनफेट अर्धचालक मेमोरी का व्यावसायिक उत्पादन 2010 में प्रारम्भ हुआ। [1] 2013 में, एसके हाइनिक्स ने 16 का बड़े मापक्रम पर एनएम नैंड फ्लैश मेमोरी उत्पादन प्रारम्भ किया, [29] और सैमसंग इलेक्ट्रॉनिक्स ने 10 नैनोमीटर 10 का उत्पादन बहुस्तरीय कोशिका (एमएलसी) नंद फ्लैश मेमोरी प्रारम्भ किया एनएम । [31]2017 में, टीएसएमसी ने 7 एनएम प्रक्रिया का उपयोग करके स्थैतिक रैंडम-एक्सेस मेमोरी मेमोरी का उत्पादन प्रारम्भ किया। [32]


यह भी देखें

संदर्भ

  1. ↑ 1.0 1.1 Kamal, Kamal Y. (2022). "The Silicon Age: Trends in Semiconductor Devices Industry" (PDF). Journal of Engineering Science and Technology Review. 15 (1): 110–115. doi:10.25103/jestr.151.14. ISSN 1791-2377. Retrieved 2022-05-26.
  2. ↑ "What is Finfet?". Computer Hope. April 26, 2017. Retrieved 4 July 2019.
  3. ↑ Shimpi, Anand Lal (4 May 2011). "Intel Announces first 22nm 3D Tri-Gate Transistors, Shipping in 2H 2011". AnandTech. Retrieved 18 January 2022.
  4. ↑ "1960: Metal Oxide Semiconductor (MOS) Transistor Demonstrated". The Silicon Engine. Computer History Museum. Retrieved 25 September 2019.
  5. ↑ Farrah, H. R.; Steinberg, R. F. (February 1967). "डबल-गेट पतली-फिल्म ट्रांजिस्टर का विश्लेषण". IEEE Transactions on Electron Devices. 14 (2): 69–74. Bibcode:1967ITED...14...69F. doi:10.1109/T-ED.1967.15901.
  6. ↑ Koike, Hanpei; Nakagawa, Tadashi; Sekigawa, Toshiro; Suzuki, E.; Tsutsumi, Toshiyuki (23 February 2003). "चार-टर्मिनल ऑपरेशन मोड के साथ डीजी एमओएसएफईटी के कॉम्पैक्ट मॉडलिंग पर प्राथमिक विचार". TechConnect Briefs. 2 (2003): 330–333. S2CID 189033174.
  7. ↑ 7.0 7.1 Colinge, J. P. (2008). फिनफेट और अन्य मल्टी-गेट ट्रांजिस्टर. Springer Science & Business Media. pp. 11 & 39. ISBN 9780387717517.
  8. ↑ Sekigawa, Toshihiro; Hayashi, Yutaka (August 1984). "एक अतिरिक्त बॉटम गेट वाले XMOS ट्रांजिस्टर की परिकलित थ्रेशोल्ड-वोल्टेज विशेषताएँ". Solid-State Electronics. 27 (8): 827–828. Bibcode:1984SSEle..27..827S. doi:10.1016/0038-1101(84)90036-4. ISSN 0038-1101.
  9. ↑ Hisamoto, Digh; Kaga, Toru; Kawamoto, Yoshifumi; Takeda, Eiji (December 1989). "A fully depleted lean-channel transistor (DELTA)—a novel vertical ultra thin SOI MOSFET". International Technical Digest on Electron Devices Meeting: 833–836. doi:10.1109/IEDM.1989.74182. S2CID 114072236.
  10. ↑ "आईईईई एंड्रयू एस. ग्रोव पुरस्कार प्राप्तकर्ता". IEEE Andrew S. Grove Award. Institute of Electrical and Electronics Engineers. Retrieved 4 July 2019.
  11. ↑ 11.0 11.1 Leobandung, Effendi; Chou, Stephen Y. (1996). "Reduction of short channel effects in SOI MOSFETs with 35 nm channel width and 70 nm channel length". 1996 54th Annual Device Research Conference Digest: 110–111. doi:10.1109/DRC.1996.546334. ISBN 0-7803-3358-6. S2CID 30066882.
  12. ↑ Leobandung, Effendi (June 1996). SOI पर नैनोस्केल MOSFETs और सिंगल चार्ज ट्रांजिस्टर (Ph.D. thesis). Minneapolis, Minnesota: University of Minnesota. p. 72.
  13. ↑ "ट्राई-गेट प्रौद्योगिकी के साथ एफपीजीए के लिए निर्णायक लाभ" (PDF). Intel. 2014. Retrieved 4 July 2019.
  14. ↑ 14.0 14.1 Tsu-Jae King, Liu (June 11, 2012). "FinFET: History, Fundamentals and Future". University of California, Berkeley. Symposium on VLSI Technology Short Course. Archived from the original on 28 May 2016. Retrieved 9 July 2019.
  15. ↑ Hisamoto, Digh; Hu, Chenming; Liu, Tsu-Jae King; Bokor, Jeffrey; Lee, Wen-Chin; Kedzierski, Jakub; Anderson, Erik; Takeuchi, Hideki; Asano, Kazuya (December 1998). "गहरे-उप-दसवें माइक्रोन युग के लिए एक मुड़ा हुआ चैनल MOSFET". International Electron Devices Meeting 1998. Technical Digest (Cat. No.98CH36217): 1032–1034. doi:10.1109/IEDM.1998.746531. ISBN 0-7803-4774-9. S2CID 37774589.
  16. ↑ Hisamoto, Digh; Kedzierski, Jakub; Anderson, Erik; Takeuchi, Hideki (December 1999). "Sub 50-nm FinFET: PMOS" (PDF). International Electron Devices Meeting 1999. Technical Digest (Cat. No.99CH36318): 67–70. doi:10.1109/IEDM.1999.823848. ISBN 0-7803-5410-9. S2CID 7310589.
  17. ↑ Hu, Chenming; Choi, Yang-Kyu; Lindert, N.; Xuan, P.; Tang, S.; Ha, D.; Anderson, E.; Bokor, J.; Tsu-Jae King, Liu (December 2001). "Sub-20 nm CMOS FinFET technologies". International Electron Devices Meeting. Technical Digest (Cat. No.01CH37224): 19.1.1–19.1.4. doi:10.1109/IEDM.2001.979526. ISBN 0-7803-7050-3. S2CID 8908553.
  18. ↑ Ahmed, Shibly; Bell, Scott; Tabery, Cyrus; Bokor, Jeffrey; Kyser, David; Hu, Chenming; Liu, Tsu-Jae King; Yu, Bin; Chang, Leland (December 2002). "10 एनएम गेट लंबाई तक फिनफेट स्केलिंग" (PDF). Digest. International Electron Devices Meeting: 251–254. CiteSeerX 10.1.1.136.3757. doi:10.1109/IEDM.2002.1175825. ISBN 0-7803-7462-2. S2CID 7106946.
  19. ↑ Hisamoto, Digh; Hu, Chenming; Bokor, J.; King, Tsu-Jae; Anderson, E.; et al. (December 2000). "FinFET—a self-aligned double-gate MOSFET scalable to 20 nm". IEEE Transactions on Electron Devices. 47 (12): 2320–2325. Bibcode:2000ITED...47.2320H. CiteSeerX 10.1.1.211.204. doi:10.1109/16.887014.
  20. ↑ Hisamoto, Digh; Hu, Chenming; Huang, Xuejue; Lee, Wen-Chin; Kuo, Charles; et al. (May 2001). "Sub-50 nm P-channel FinFET" (PDF). IEEE Transactions on Electron Devices. 48 (5): 880–886. Bibcode:2001ITED...48..880H. doi:10.1109/16.918235.
  21. ↑ "Still Room at the Bottom.(nanometer transistor developed by Yang-kyu Choi from the Korea Advanced Institute of Science and Technology )", Nanoparticle News, 1 April 2006, archived from the original on 6 November 2012, retrieved 6 July 2019
  22. ↑ Lee, Hyunjin; et al. (2006), "Sub-5nm All-Around Gate FinFET for Ultimate Scaling", Symposium on VLSI Technology, 2006: 58–59, doi:10.1109/VLSIT.2006.1705215, hdl:10203/698, ISBN 978-1-4244-0005-8, S2CID 26482358
  23. ↑ Rostami, M.; Mohanram, K. (2011). "Dual-Vth Independent-Gate FinFETs for Low Power Logic Circuits" (PDF). IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. 30 (3): 337–349. doi:10.1109/TCAD.2010.2097310. hdl:1911/72088. S2CID 2225579.
  24. ↑ "How the Father of FinFETs Helped Save Moore's Law: Chenming Hu, the 2020 IEEE Medal of Honor recipient, took transistors into the third dimension". IEEE Spectrum (in English). 21 April 2020. Retrieved 27 December 2021.
  25. ↑ Bohr, Mark; Mistry, Kaizad (May 2011). "Intel's Revolutionary 22 nm Transistor Technology" (PDF). intel.com. Retrieved April 18, 2018.
  26. ↑ Grabham, Dan (May 6, 2011). "Intel's Tri-Gate transistors: everything you need to know". TechRadar. Retrieved April 19, 2018.
  27. ↑ Bohr, Mark T.; Young, Ian A. (2017). "CMOS Scaling Trends and Beyond". IEEE Micro. 37 (6): 20–29. doi:10.1109/MM.2017.4241347. S2CID 6700881. The next major transistor innovation was the introduction of FinFET (tri-gate) transistors on Intel's 22-nm technology in 2011.
  28. ↑ "Intel 22nm 3-D Tri-Gate Transistor Technology". Intel Newsroom.
  29. ↑ 29.0 29.1 "History: 2010s". SK Hynix. Retrieved 8 July 2019.
  30. ↑ "16/12nm Technology". TSMC. Retrieved 30 June 2019.
  31. ↑ 31.0 31.1 "Samsung Mass Producing 128Gb 3-bit MLC NAND Flash". Tom's Hardware. 11 April 2013. Retrieved 21 June 2019.
  32. ↑ 32.0 32.1 "7nm Technology". TSMC. Retrieved 30 June 2019.
  33. ↑ Shilov, Anton. "Samsung Completes Development of 5nm EUV Process Technology". www.anandtech.com. Retrieved 2019-05-31.
  34. ↑ Armasu, Lucian (11 January 2019), "Samsung Plans Mass Production of 3nm GAAFET Chips in 2021", www.tomshardware.com


बाहरी संबंध

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