पावर8: Difference between revisions
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{{POWER, PowerPC, and Power ISA}} | {{POWER, PowerPC, and Power ISA}} | ||
[[File:IBM Power Systems E870.jpg|thumb|upright=1.6| | [[File:IBM Power Systems E870.jpg|thumb|upright=1.6|आइबीएम पावर E870 को 80 पावर8 कोर और 8 टीबी रैम के साथ कॉन्फ़िगर किया जा सकता है।]]'''पावर8,''' पावर ISA पर आधारित [[सुपरस्केलर]] [[ मल्टी कोर ]] [[माइक्रोप्रोसेसर|माइक्रोप्रोसेसरों]] का एक समूह है, जिसकी घोषणा अगस्त 2013 में [[गर्म चकतियां|हॉट चिप्स]] सम्मेलन में की गई थी। प्रारूप [[ओपनपावर फाउंडेशन]] के अंतर्गत अनुज्ञप्तििंग के लिए उपलब्ध हैं, जो आईबीएम के सबसे उच्च-स्तरीय प्रोसेसरों के लिए ऐसी उपलब्धता का पहला मौका है।<ref name="TheReg">{{cite web|url=https://www.theregister.com/2013/08/27/ibm_power8_server_chip/|title=You won't find this in your phone: A 4GHz 12-core Power8 for badass boxes|website=[[The Register]]}}</ref><ref>{{cite web|url=https://www.setphaserstostun.org/power8/POWER8_UM_v1.3_16MAR2016_pub.pdf|title=POWER8 Processor User's Manual for the Single-Chip Module|date=March 16, 2016|publisher=IBM}}</ref> | ||
आइबीएम ने पावर8 पर आधारित सिस्टम को जून 2014 में उपलब्ध कराया।<ref name="announce-available">{{Cite web |url=http://komplex-it.dk/media/128719/ibm_power8.pdf |title=IBM POWER8 - Announce / Availability Plans |access-date=2014-05-23 |archive-url=https://web.archive.org/web/20140524004044/http://komplex-it.dk/media/128719/ibm_power8.pdf |archive-date=2014-05-24 |url-status=dead }}</ref> अन्य ओपनपावर सदस्यों द्वारा बनाए गए सिस्टम और पावर8 प्रोसेसर प्रारूप 2015 के प्रारंभ में उपलब्ध थे। | |||
== | ==प्रारूपण== | ||
पावर8 को एक विशाल मल्टीथ्रेडेड चिप के रूप में प्रारूपित किया गया है, जिसमें प्रत्येक कोर एक साथ आठ हार्डवेयर थ्रेड को संभालने की क्षमता रखता है, जिससे एक 12-कोर चिप पर समय-समय पर कुल मिलाकर 96 थ्रेड एक साथ निष्पादित किए जा सकते हैं। प्रोसेसर बहुत बड़ी मात्रा में ऑन- और ऑफ-चिप ईडीआरएएम कैश का उपयोग करता है, और ऑन-चिप मेमोरी नियंत्रक मेमोरी और सिस्टम आइ/ओ के लिए अति उच्च बैंडविड्थ सक्षम करते हैं। कहा जाता है कि अधिकांश कार्यभार के लिए, चिप अपने पूर्ववर्ती, [[POWER7|पावर7]] की तुलना में दो से तीन गुना तेज प्रदर्शन करती है।<ref name="idgconnect">{{cite web|url=http://www.idgconnect.com/abstract/3292/ibm-watson-smarter-power8-chip|title=IBM's Watson could get even smarter with Power8 chip|website=idgconnect.com|access-date=17 December 2014|archive-url=https://web.archive.org/web/20141227113221/http://www.idgconnect.com/abstract/3292/ibm-watson-smarter-power8-chip|archive-date=2014-12-27|url-status=dead}}</ref> | |||
पावर8 चिप्स 6- या 12-कोर संस्करण में आते हैं;<ref name="power8-hardware-june-2014" /><ref>{{cite web|url=http://www-03.ibm.com/systems/power/hardware/s814/specs.html|title=IBM Power System S814|access-date=17 December 2014}}</ref> प्रत्येक संस्करण को 15 धातु परतों का उपयोग करके 22 नैनोमीटर [[इन्सुलेटर पर सिलिकॉन|सिलिकॉनऑन इन्सुलेटर]] (एसओआई) प्रक्रिया से निर्मित किया गया है। 12-कोर संस्करण में 4.2 बिलियन ट्रांजिस्टर हैं<ref>{{cite conference|title=POWER8: A 12-core server-class processor in 22nm SOI with 7.6Tb/s off-chip bandwidth|conference=2014 IEEE International Solid-State Circuits Conference|doi=10.1109/ISSCC.2014.6757353|s2cid=32988422}}</ref> और 650<sup>2</sup> मिमी हैबड़ा जबकि 6-कोर संस्करण केवल 362<sup>2</sup> मिमी बड़ा है।<ref name="announce-available" />यद्यपि 6- और 12-कोर संस्करण में सभी या बस कुछ कोर सक्रिय हो सकते हैं, इसलिए पावर8 प्रोसेसर 4, 6, 8, 10 या 12 कोर के साथ उपलब्ध हैं। | |||
===कैप्स=== | ===कैप्स=== | ||
{{main| | {{main|कोहीरेंट एक्सेलरेटर प्रोसेसर इंटरफेस}} | ||
पिछले पावर प्रोसेसर में बाह्य संचार के लिए GX++ बस का उपयोग होता था, परंतु पावर8 में इसे प्रारूप से हटा दिया गया है और इसे सीएपीआइ पोर्ट (कोहीरेंट एक्सेलरेटर प्रोसेसर इंटरफेस) से प्रतिस्थापित कर दिया गया है जो पीसीआइ एक्सप्रेस 3.0 के शीर्ष पर स्तरित होता है। सीएपीआइ पोर्ट का उपयोग [[ग्राफ़िक्स प्रोसेसिंग युनिट]], एप्लिकेशन-विशिष्ट एकीकृत सर्किट और [[FPGA|एफपीजीए]] जैसे सहायक विशेष प्रोसेसर को जोड़ने के लिए किया जाता है।<ref name="pcworld">{{cite web|url=http://www.pcworld.idg.com.au/article/524768/ibm_new_power8_doubles_performance_watson_chip/|title=IBM's new Power8 doubles performance of Watson chip|author=Agam Shah|date=17 December 2014|work=PC World|access-date=17 December 2014}}</ref><ref name="wccftech">{{cite web|url=http://wccftech.com/ibm-power8-processor-architecture-detailed/|title=IBM Power8 Processor Detailed - Features 22nm Design With 12 Cores, 96 MB eDRAM L3 Cache and 4 GHz Clock Speed|work=WCCFtech|date=27 August 2013 |access-date=17 December 2014}}</ref> सीएपीआई बस से जुड़ी इकाइयां सीपीयू के समान मेमोरी एड्रेस स्पेस का उपयोग कर सकती हैं, जिससे कंप्यूटिंग पथ की लंबाई कम हो जाती है। 2013 एसीएम/आईईईई सुपरकंप्यूटिंग सम्मेलन में, आइबीएम और [[Nvidia|एनविडिया]] ने भविष्य के [[ सुपर कंप्यूटर |सुपर कंप्यूटर]] सिस्टम में पावर8 को एनविडिया जीपीयू के साथ जोड़ने के लिए एक अभियांत्रिकी साझेदारी की घोषणा की,<ref>{{cite web |url=https://www.forbes.com/sites/davealtavilla/2013/11/18/nvidia-unveils-tesla-k40-accelerator-and-strategic-partnership-with-ibm/ |title=Nvidia Unveils Tesla K40 Accelerator And Strategic Partnership With IBM |last1=Altavilla |first1=Dave |date=18 November 2013 |work=[[Forbes]] |access-date=18 November 2013}}</ref> उनमें से पहले की घोषणा पावर सिस्टम्स S824L के रूप में की गई। | |||
14 अक्टूबर 2016 को, आईबीएम ने ओपनसीएपीआई के गठन की घोषणा की, जो सीएपीआई के अन्य प्लेटफ़ॉर्मों में अपनाने को फैलाने के लिए एक नई संगठन है। प्राथमिक सदस्यों में गूगल, | |||
एएमडी, ज़ाइलिंक्स, माइक्रोन, और मेलानाक्स सम्मिलित हैं।<ref>{{Cite news|url=http://www.anandtech.com/show/10759/opencapi-unveiled-amd-ibm-google-more|title=OpenCAPI Unveiled: AMD, IBM, Google, Xilinx, Micron and Mellanox Join Forces in the Heterogenous Computing Era|last=Gelas|first=Johan De|access-date=2016-10-17}}</ref> | |||
===ओसीसी=== | ===ओसीसी=== | ||
पावर8 में एक तथाकथित ऑन-चिप कंट्रोलर (ओसीसी) भी सम्मिलित है, जो पावरPC 405 प्रोसेसर पर आधारित एक पावर और थर्मल प्रबंधन माइक्रोकंट्रोलर है। इसमें दो सामान्य प्रयोजन ऑफलोड इंजन (जीपीई) और 512 [[किबिबाइट]] एम्बेडेड [[ स्थैतिक रैंडम-एक्सेस मेमोरी ]] (एसआरएएम) (1 केबी = 1024 बाइट्स) हैं, साथ ही ओपन-सोर्स [[फर्मवेयर]] चलाते समय मुख्य मेमोरी तक सीधे पहुंचने की संभावना है। . OCC प्रोसेसर और मेमोरी दोनों के लिए पावर8 की ऑपरेटिंग आवृत्ति, वोल्टेज[[मुख्य स्मृति]] बैंडविड्थ और थर्मल नियंत्रण का प्रबंधन करता है; यह तुरंत 1,764 एकीकृत वोल्टेज नियामकों (आईवीआर) के माध्यम से वोल्टेज को नियंत्रित कर सकता है। इसके अतिरिक्त, OCC को पावर8 प्रोसेसर को [[overclocking|ओवरक्लॉकिंग]] करने, या ऑपरेटिंग आवृत्ति को कम करके इसकी विद्युत की खपत को कम करने के लिए प्रोग्राम किया जा सकता है जो कि कुछ इंटेल और एएमडी प्रोसेसर में पाए जाने वाले कॉन्फ़िगर करने योग्य टीडीपी के समान है।<ref>{{cite web | |||
| url = http://openpowerfoundation.org/press-releases/occ-firmware-code-is-now-open-source/ | | url = http://openpowerfoundation.org/press-releases/occ-firmware-code-is-now-open-source/ | ||
| title = OCC Firmware Code is Now Open Source | | title = OCC Firmware Code is Now Open Source | ||
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=== | ===मेमोरी बफ़र चिप=== | ||
पावर8 मेमोरी कंट्रोलर के कुछ कार्यों को प्रोसेसर से दूर और मेमोरी के करीब ले जाकर विभाजित करता है। शेड्यूलिंग तर्क, मेमोरी ऊर्जा प्रबंधन, और विश्वसनीयता, उपलब्धता और सेवाक्षमता निर्णय बिंदु को तथाकथित मेमोरी बफर चिप (a.k.a. Centaur) में ले जाया जाता है।<ref name="P8Intro">{{cite web|url=https://www.ibm.com/developerworks/community/wikis/form/anonymous/api/wiki/61ad9cf2-c6a3-4d2c-b779-61ff0266d32a/page/f1abe75a-a2b2-43dd-9d75-7dae28f5bc5f/attachment/0b9be9c6-1d2b-44dc-9630-384f47734c94/media/2014-01%20Intro%20to%20POWER8%20Process|title=Intro to POWER8 Processor|website=[[IBM]] |page=22|archive-url=https://web.archive.org/web/20180506104235/https://www.ibm.com/developerworks/community/wikis/form/anonymous/api/wiki/61ad9cf2-c6a3-4d2c-b779-61ff0266d32a/page/f1abe75a-a2b2-43dd-9d75-7dae28f5bc5f/attachment/0b9be9c6-1d2b-44dc-9630-384f47734c94/media/2014-01%20Intro%20to%20POWER8%20Process|archive-date=2018-05-06|url-status=dead}}</ref> मेमोरी बफर चिप में कुछ मेमोरी प्रक्रियाओं को ऑफलोड करने से मेमोरी एक्सेस अनुकूलन, बैंडविड्थ की बचत और मेमोरी संचार के लिए तेज़ प्रोसेसर की अनुमति मिलती है।<ref name="redp5102">{{cite book|url=https://www.redbooks.ibm.com/abstracts/redp5102.html|title=IBM Power System S822 Technical Overview and Introduction (REDP-5102-00)|date=30 September 2016 }}</ref> इसमें प्रति चिप अतिरिक्त 16 [[मेबिबाइट]] L4 कैश (प्रति प्रोसेसर 128 एमबी तक) (1 एमबी = 1024 केबी) के लिए कैशिंग संरचनाएं भी सम्मिलित हैं। सिस्टम आर्किटेक्चर के आधार पर मेमोरी बफ़र चिप्स को या तो मेमोरी मॉड्यूल (कस्टम डीआईएमएम/सीडीआईएमएम, उदाहरण के लिए S824 और E880 मॉडल में) या मानक डीआईएमएम रखने वाले मेमोरी राइज़र कार्ड पर (उदाहरण के लिए S822LC मॉडल में) पर रखा जाता है।<ref name="redp5283">{{cite book|url=http://www.redbooks.ibm.com/abstracts/redp5283.html|title=IBM Power System S822LC Technical Overview and Introduction (REDP-5283-00)|date=30 September 2016 }}</ref> | |||
मेमोरी बफ़र चिप एक हाई-स्पीड मल्टी-लेन सीरियल लिंक का उपयोग करके प्रोसेसर से जुड़ा होता है। प्रत्येक बफ़र चिप को जोड़ने वाला मेमोरी चैनल एक समय में 2 बाइट्स लिखने और 1 बाइट पढ़ने में सक्षम है। शुरुआती एंट्री मॉडल में यह 8 गीगाबाइट/सेकेंड पर चलता है,<ref name="redp5102"/>बाद में हाई-एंड और एचपीसी मॉडल में 40-एनएस विलंबता के साथ 9.6 जीबी/एस तक वृद्धि हुई,<ref name="redp5283"/><ref name="redp5137">{{cite book|url=https://www.redbooks.ibm.com/abstracts/redp5137.html|title=IBM Power Systems E870 and E880 Technical Overview and Introduction (REDP-5137-00)|date=30 September 2016 }}</ref><ref name="sg248248">{{cite book|url=https://www.redbooks.ibm.com/abstracts/sg248248.html|title=पॉवर पर Linux का उपयोग करके IBM InfoSphere BigInsights क्लस्टर लागू करना|date=30 September 2016 |id=SG24-8248-00}}</ref> प्रति चैनल क्रमशः 24 जीबी/एस और 28.8 जीबी/सेकेंड की निरंतर बैंडविड्थ के लिए। प्रत्येक प्रोसेसर में चार मेमोरी चैनलों के साथ दो मेमोरी नियंत्रक होते हैं, और अधिकतम प्रोसेसर से मेमोरी बफर बैंडविड्थ 230.4 जीबी/एस प्रति प्रोसेसर है। मॉडल के आधार पर केवल एक नियंत्रक सक्षम किया जा सकता है,<ref name="redp5102"/>या प्रति नियंत्रक केवल दो चैनल उपयोग में हो सकते हैं।<ref name="redp5283"/>बढ़ी हुई उपलब्धता के लिए लिंक ऑन-द-फ्लाई लेन अलगाव और | |||
मेमोरी बफ़र चिप एक हाई-स्पीड मल्टी-लेन सीरियल लिंक का उपयोग करके प्रोसेसर से जुड़ा होता है। प्रत्येक बफ़र चिप को जोड़ने वाला मेमोरी चैनल एक समय में 2 बाइट्स लिखने और 1 बाइट पढ़ने में सक्षम है। शुरुआती एंट्री मॉडल में यह 8 गीगाबाइट/सेकेंड पर चलता है,<ref name="redp5102" />बाद में हाई-एंड और एचपीसी मॉडल में 40-एनएस विलंबता के साथ 9.6 जीबी/एस तक वृद्धि हुई,<ref name="redp5283" /><ref name="redp5137">{{cite book|url=https://www.redbooks.ibm.com/abstracts/redp5137.html|title=IBM Power Systems E870 and E880 Technical Overview and Introduction (REDP-5137-00)|date=30 September 2016 }}</ref><ref name="sg248248">{{cite book|url=https://www.redbooks.ibm.com/abstracts/sg248248.html|title=पॉवर पर Linux का उपयोग करके IBM InfoSphere BigInsights क्लस्टर लागू करना|date=30 September 2016 |id=SG24-8248-00}}</ref> प्रति चैनल क्रमशः 24 जीबी/एस और 28.8 जीबी/सेकेंड की निरंतर बैंडविड्थ के लिए। प्रत्येक प्रोसेसर में चार मेमोरी चैनलों के साथ दो मेमोरी नियंत्रक होते हैं, और अधिकतम प्रोसेसर से मेमोरी बफर बैंडविड्थ 230.4 जीबी/एस प्रति प्रोसेसर है। मॉडल के आधार पर केवल एक नियंत्रक सक्षम किया जा सकता है,<ref name="redp5102" />या प्रति नियंत्रक केवल दो चैनल उपयोग में हो सकते हैं।<ref name="redp5283" />बढ़ी हुई उपलब्धता के लिए लिंक ऑन-द-फ्लाई लेन अलगाव और सुधार प्रदान करता है।<ref name="P8Intro" /> | |||
प्रत्येक मेमोरी बफ़र चिप में चार इंटरफ़ेस होते हैं जो प्रोसेसर लिंक इंटरफ़ेस में कोई बदलाव किए बिना 1600 मेगाहर्ट्ज पर [[DDR3]] या [[DDR4]] मेमोरी का उपयोग करने की अनुमति देते हैं। प्रति प्रोसेसर परिणामी 32 मेमोरी चैनल मेमोरी बफ़र चिप्स और | प्रत्येक मेमोरी बफ़र चिप में चार इंटरफ़ेस होते हैं जो प्रोसेसर लिंक इंटरफ़ेस में कोई बदलाव किए बिना 1600 मेगाहर्ट्ज पर [[DDR3|डीडीआर3]] या [[DDR4|डीडीआर4]] मेमोरी का उपयोग करने की अनुमति देते हैं। प्रति प्रोसेसर परिणामी 32 मेमोरी चैनल मेमोरी बफ़र चिप्स और डीरैम बैंकों के बीच 409.6 GB/s की उच्चतम पहुंच दर की अनुमति प्रदान करते हैं। प्रारंभ में समर्थन 16 जीबी, 32 जीबी और 64 जीबी डीआईएमएम तक सीमित था, जिससे प्रोसेसर द्वारा 1 टीबी तक का उपयोग किया जा सकता था। बाद में 128 जीबी और 256 जीबी डीआईएमएम के लिए समर्थन की घोषणा की गई,<ref name="redp5137" /><ref name="8A2232">{{cite web|url=https://www.ibm.com/common/ssi/rep_ca/9/877/ENUSZG14-0279/ENUSZG14-0279.PDF|title=IBM Europe, Middle East, and Africa Hardware Announcement ZG14-0279, IBM Power Systems I/O enhancements (RPQ 8A2232)|website=[[IBM]] }}</ref> प्रति प्रोसेसर 4 टीबी तक की अनुमति प्रदान करते है। | ||
==विनिर्देश== | ==विनिर्देश== | ||
पावर8<ref>{{cite web|url=http://www.hotchips.org/wp-content/uploads/hc_archives/hc25/HC25.20-Processors1-epub/HC25.26.210-POWER-Studecheli-IBM.pdf|title=POWER8|author=Jeff Stuecheli|archive-url=https://web.archive.org/web/20140202205102/http://www.hotchips.org/wp-content/uploads/hc_archives/hc25/HC25.20-Processors1-epub/HC25.26.210-POWER-Studecheli-IBM.pdf|archive-date=2014-02-02|url-status=dead}}</ref><ref>{{cite web|url=http://www.hotchips.org/wp-content/uploads/hc_archives/hc26/HC26-12-day2-epub/HC26.12-8-Big-Iron-Servers-epub/HC26.12.817-POWER8-Mericas-IBM%20Revised-no-spec.pdf|title=Performance Characteristics of the POWER8 Processor|author=Alex Mericas|archive-url=https://web.archive.org/web/20150420083843/http://www.hotchips.org/wp-content/uploads/hc_archives/hc26/HC26-12-day2-epub/HC26.12-8-Big-Iron-Servers-epub/HC26.12.817-POWER8-Mericas-IBM%20Revised-no-spec.pdf|archive-date=2015-04-20|url-status=dead}}</ref> कोर में लोड-स्टोर यूनिट में 64 [[KiB]] L1 डेटा कैश और इंस्ट्रक्शन फ़ेच यूनिट में 32 KB L1 इंस्ट्रक्शन कैश सम्मिलित है, साथ ही एक कसकर एकीकृत 512 KiB L2 कैश भी है। एक चक्र में प्रत्येक कोर अधिकतम आठ निर्देश प्राप्त कर सकता है, आठ निर्देश डिकोड और भेज सकता है, दस निर्देश जारी और निष्पादित कर सकता है और आठ निर्देश प्रतिबद्ध कर सकता है।<ref>{{cite journal|title=IBM POWER8 processor core microarchitecture|url=https://www.researchgate.net/publication/271706612|journal=IBM Journal of Research and Development|volume=59|pages=2:1–2:21|doi=10.1147/JRD.2014.2376112|year=2015|last1=Sinharoy|first1=B.|last2=Van Norstrand|first2=J. A.|last3=Eickemeyer|first3=R. J.|last4=Le|first4=H. Q.|last5=Leenstra|first5=J.|last6=Nguyen|first6=D. Q.|last7=Konigsburg|first7=B.|last8=Ward|first8=K.|last9=Brown|first9=M. D.|last10=Moreira|first10=J. E.|last11=Levitan|first11=D.|last12=Tung|first12=S.|last13=Hrusecky|first13=D.|last14=Bishop|first14=J. W.|last15=Gschwind|first15=M.|last16=Boersma|first16=M.|last17=Kroener|first17=M.|last18=Kaltenbach|first18=M.|last19=Karkhanis|first19=T.|last20=Fernsler|first20=K. M.}}</ref> | |||
प्रत्येक | प्रत्येक पावर8 कोर में मुख्य रूप से निम्नलिखित छह निष्पादन इकाइयाँ सम्मिलित हैं: | ||
* | * इंस्ट्रक्शन फ़ेच यूनिट (आईएफयू) | ||
* | * इंस्ट्रक्शन सिक्वेंसिंग यूनिट (आईएसयू) | ||
* लोड-स्टोर | * लोड-स्टोर यूनिट | ||
* [[ निश्चित-बिंदु इकाई ]] (एफएक्सयू) | * [[ निश्चित-बिंदु इकाई |फिक्स्ड-पॉइंट यूनिट]] (एफएक्सयू) | ||
* वेक्टर और | * वेक्टर और स्केलर यूनिट (वीएसयू) | ||
* | * [[फ़्लोटिंग-पॉइंट इकाई|दशमलव फ्लोटिंग पॉइंट यूनिट]] (डीएफयू) | ||
प्रत्येक कोर में सोलह निष्पादन पाइपलाइन होते हैं: | |||
̇̇̽* दो फिक्स्ड-पॉइंट पाइपलाइन | |||
* दो | |||
* दो लोड-स्टोर पाइपलाइन | * दो लोड-स्टोर पाइपलाइन | ||
* दो लोड पाइपलाइन | * दो लोड पाइपलाइन | ||
* चार | * चार डबल-प्रेसिजन फ़्लोटिंग-पॉइंट पाइपलाइन, जो आठ एकल-प्रेसिजन पाइपलाइन के रूप में भी कार्य कर सकते हैं | ||
* | * दो पूर्णतः सममित वेक्टर पाइपलाइन जिनमें वीएमएक्स और वीएसएक्स अल्टीवेक निर्देशिकाएं के समर्थन होता है। | ||
* एक | * एक गुप्तांकन पाइपलाइन (एईएस, गैलोइस काउंटर मोड, एसएचए-2)<ref>{{cite web|url=http://www.ibm.com/developerworks/library/se-power8-in-core-cryptography/index.html|title=POWER8 in-core cryptography|author=Leonidas Barbosa|date=September 21, 2015|publisher=IBM}}</ref> | ||
* एक शाखा निष्पादन पाइपलाइन | * एक शाखा निष्पादन पाइपलाइन | ||
* एक | * एक स्थिति रजिस्टर तार्किक पाइपलाइन | ||
* एक दशमलव | * एक दशमलव फ्लोटिंग-पॉइंट पाइपलाइन | ||
इसमें 4×16 | इसमें एक बड़ा इश्यू क्यू है जिसमें 4×16 प्रविष्टियाँ होती हैं, सुधारित शाखा पूर्वानुमानकर्ता होते हैं और यह दोगुनी संख्या में कैश मिसेज को संभाल सकता है। प्रत्येक कोर आठ-पथ हार्डवेयर मल्टीस्रोत होता है और डायनेमिक और स्वचालित रूप से विभाजित किया जा सकता है ताकि एक, दो, चार या सभी आठ स्रोत सक्रिय हो सकें।<ref name="TheReg" />पावर8 ने हार्डवेयर [[ लेन-देन संबंधी स्मृति |ट्रांजैक्शनल मेमोरी]] के लिए समर्थन भी जोड़ा।<ref>{{cite book | ||
| url = https://www.redbooks.ibm.com/abstracts/sg248171.html | | url = https://www.redbooks.ibm.com/abstracts/sg248171.html | ||
| title = Performance Optimization and Tuning Techniques for IBM Processors, including IBM POWER8 | | title = Performance Optimization and Tuning Techniques for IBM Processors, including IBM POWER8 | ||
| Line 116: | Line 121: | ||
| access-date = February 8, 2015 | | access-date = February 8, 2015 | ||
| author = Wei Li | | author = Wei Li | ||
| publisher = [[IBM]]}}</ref><ref>Harold W. Cain, Maged M. Michael, Brad Frey, Cathy May, Derek Williams, and Hung Le. "Robust Architectural Support for Transactional Memory in the Power Architecture." In ISCA '13 Proceedings of the 40th Annual International Symposium on Computer Architecture, pp. 225-236, ACM, 2013. {{doi|10.1145/2485922.2485942}}</ref> आईबीएम का अनुमान है कि सिंगल-थ्रेडेड ऑपरेशन में प्रत्येक कोर | | publisher = [[IBM]]}}</ref><ref>Harold W. Cain, Maged M. Michael, Brad Frey, Cathy May, Derek Williams, and Hung Le. "Robust Architectural Support for Transactional Memory in the Power Architecture." In ISCA '13 Proceedings of the 40th Annual International Symposium on Computer Architecture, pp. 225-236, ACM, 2013. {{doi|10.1145/2485922.2485942}}</ref> आईबीएम का अनुमान है कि सिंगल-थ्रेडेड ऑपरेशन में प्रत्येक कोर पावर7 से 1.6 गुना तेज़ है। | ||
पावर8 प्रोसेसर एक 6- या 12-चिपलेट प्रारूप है जिसमें 4, 6, 8, 10 या 12 सक्रिय चिपलेट के संस्करण होते हैं, जिसमें एक चिपलेट में एक प्रोसेसिंग कोर, 512 KB स्टेटिक रैंडम-एक्सेस मेमोरी L2 कैश होता है 64-बाइट चौड़ी बस (जो अपने पूर्ववर्ती से दोगुनी चौड़ी है<ref name="TheReg" />), और 8 एमबी एल3 ईडीआरएएम कैश प्रति चिपलेट सभी चिपलेट्स के बीच साझा करने योग्य है।<ref name="power8-hardware-june-2014">{{cite web |url=https://www.ibm.com/developerworks/community/wikis/form/anonymous/api/wiki/61ad9cf2-c6a3-4d2c-b779-61ff0266d32a/page/f1abe75a-a2b2-43dd-9d75-7dae28f5bc5f/attachment/3d574a4b-b414-42c8-85b0-f941115d569f/media/2014-06%20Power%208%20Servers%20June.pdf |title=POWER8 Hardware |last1=Hurlimann |first1=Dan |date=June 2014 |website=ibm.com |publisher=IBM |access-date=2014-11-05}}</ref> इस प्रकार, छह-चिपलेट प्रोसेसर में 48 एमबी एल3 ईडीआरएएम कैश होगा, जबकि 12-चिपलेट प्रोसेसर में कुल 96 एमबी एल3 ईडीआरएएम कैश होगा। चिप सेंटौर साथी चिप्स का उपयोग करके 128 एमबी तक के ऑफ-चिप eDRAM L4 कैश का भी उपयोग कर सकता है। ऑन-चिप मेमोरी कंट्रोलर 1 टीबी रैम और 230 जीबी/एस निरंतर मेमोरी बैंडविड्थ को संभाल सकते हैं। ऑन-बोर्ड [[पीसीआई एक्सप्रेस]] नियंत्रक सिस्टम के अन्य भागों में 48 जीबी/एस आई/ओ को संभाल सकते हैं। कोर को 2.5 और 5 गीगाहर्ट्ज के बीच घड़ी की दर पर संचालित करने के लिए प्रारूप किया गया है।<ref name="ISSCC14" /> | |||
छह-कोर चिप्स को आईबीएम के [[आईबीएम पावर सिस्टम्स]] में डुअल-चिप मॉड्यूल (डीसीएम) पर जोड़े में लगाया गया है। अधिकांश कॉन्फ़िगरेशन में सभी कोर सक्रिय नहीं होते हैं, जिसके परिणामस्वरूप विभिन्न कॉन्फ़िगरेशन होते हैं जहां वास्तविक कोर गणना भिन्न होती है। 12-कोर संस्करण का उपयोग हाई-एंड E880 और E880C मॉडल में किया जाता है। | छह-कोर चिप्स को आईबीएम के [[आईबीएम पावर सिस्टम्स]] में डुअल-चिप मॉड्यूल (डीसीएम) पर जोड़े में लगाया गया है। अधिकांश कॉन्फ़िगरेशन में सभी कोर सक्रिय नहीं होते हैं, जिसके परिणामस्वरूप विभिन्न कॉन्फ़िगरेशन होते हैं जहां वास्तविक कोर गणना भिन्न होती है। 12-कोर संस्करण का उपयोग हाई-एंड E880 और E880C मॉडल में किया जाता है। | ||
आइबीएम के सिंगल-चिप पावर8 मॉड्यूल को टूरिस्मो कहा जाता है<ref name="enterprise-tyanserver">{{cite web|url=http://www.enterprisetech.com/2014/10/08/tyan-ships-first-non-ibm-power8-server/|title=Tyan Ships First Non-IBM Power8 Server|work=EnterpriseTech|date=8 October 2014 |access-date=17 December 2014}}</ref> और डुअल-चिप संस्करण को मुरानो कहा जाता है।<ref>{{cite web|url=https://www.nextplatform.com/2015/05/11/power8-iron-to-take-on-four-socket-xeons/|title=Power8 Iron To Take On Four-Socket Xeons|website=nextplatform.com|date=2015-05-11}}</ref> पॉवरकोर के संशोधित संस्करण को CP1 कहा जाता है। | |||
===पावर8 के साथ [[एनवीलिंक]]=== | |||
यह आइबीएम के मूल 12-कोर पावर8 का संशोधित संस्करण है, और इसे पावर8+ कहा जाता था। इसमे मुख्य नई विशेषता यह है कि इसमें एनवीडिया की बस तकनीक एनवीलिंक के लिए समर्थन प्रदान करता है, जो चार एनवीलिंक उपकरणों को सीधे चिप से जोड़ता है। आईबीएम ने अन्य पावर8 सॉकेट के लिए एसएमपी संयोजन के लिए A बस और पीसीआइ इंटरफेस को हटा दिया और उन्हें [[एनवीलिंक]]इंटरफेस से बदल दिया। दूसरे सीपीयू सॉकेट से संयोजन अब एक्स बस के माध्यम से प्रदान किया जाता है। इसके अतिरिक्त, आकार में मामूली वृद्धि होकर 659<sup>2</sup> मिमी हो गया है, इस प्रकार इस संस्करण में पिछले पावर8 प्रोसेसर की तुलना में अंतर, न्यूनतम प्रतीत होता है।<ref>{{Cite web |url=http://openpowerfoundation.org/wp-content/uploads/2016/04/5_Brad-McCredie.IBM_.pdf |title=OpenPOWER and the Roadmap Ahead – Brad McCredie |access-date=2016-09-09 |archive-date=2018-12-28 |archive-url=https://web.archive.org/web/20181228110125/https://openpowerfoundation.org/wp-content/uploads/2016/04/5_Brad-McCredie.IBM_.pdf |url-status=dead }}</ref><ref>{{cite web|url=https://www.hpcwire.com/2016/09/08/ibm-debuts-power8-chip-nvlink-3-new-systems/|title=IBM Debuts Power8 Chip with NVLink and 3 New Systems|date=8 September 2016 }}</ref><ref>{{cite web|url=https://images.nvidia.com/content/pdf/tesla/whitepaper/pascal-architecture-whitepaper.pdf|title=Whitepaper - NVIDIA Tesla P100 - The Most Advanced Datacenter Accelerator Ever Built Featuring Pascal GP100, the World's Fastest GPU}}</ref><ref>{{cite book|last1=Caldeira|first1=Alexandre Bicas|last2=Haug|first2=Volker|title=IBM Power System S822LC for High Performance Computing Introduction and Technical Overview|publisher=IBM Redpaper|isbn=9780738455617|url=https://www.redbooks.ibm.com/redpapers/pdfs/redp5405.pdf|date=2017-09-28}}</ref> | |||
== | ==अनुज्ञप्ति== | ||
19 जनवरी 2014 को, सूज़ौ पावरकोर टेक्नोलॉजी कंपनी ने घोषणा की कि वे ओपनपावर फाउंडेशन में | |||