प्लेसमेंट (इलेक्ट्रॉनिक डिजाइन स्वचालन): Difference between revisions

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'''द्विघात प्लेसमेंट''' ने बाद में गुणवत्ता और स्थिरता दोनों में संयोजी समाधानों से उत्तम प्रदर्शन किया। गॉर्डियन<ref name=":1">{{cite journal|date=March 1991|title=GORDIAN: VLSI placement by quadratic programming and slicing optimization|journal=[[IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems]]|volume=10|issue=3|pages=356–365|doi=10.1109/43.67789|author1=Kleinhans, J.M.|author2=Sigl, G.|author3=Johannes, F.M.|author4=Antreich, K.J.|s2cid=15274014}}</ref> पुनरावर्ती विभाजन के माध्यम से अलग-अलग कोशिकाओं को फैलाते हुए तार लंबाई लागत को द्विघात फ़ंक्शन के रूप में तैयार करता है। इस प्रकार एल्गोरिथ्म<ref>H. Eisenmann and F. M. Johannes. Generic Global Placement and Floorplanning. In DAC, pages 269–274, 1998.</ref> मॉडल प्लेसमेंट घनत्व द्विघात लागत समारोह में रैखिक शब्द के रूप में और शुद्ध द्विघात प्रोग्रामिंग द्वारा प्लेसमेंट समस्या को हल करता है। इस प्रकार अधिकांश आधुनिक द्विघात प्लेसर (क्राफ्टवर्क,<ref>P. Spindler, U. Schlichtmann, and F. M. Johannes. Kraftwerk2 - A Fast Force-Directed Quadratic Placement Approach Using an Accurate Net Model. IEEE TCAD, 27(8):1398–1411, 2008.</ref> जल्दी जलना,<ref>N. Viswanathan, M. Pan, and C. Chu. FastPlace3.0: A Fast Multilevel Quadratic Placement Algorithm with Placement Congestion Control. In ASPDAC, pages 135–140, 2007.</ref> सादगी<ref name=":2">{{cite journal|date=January 2011|title=SimPL: An Effective Placement Algorithm|journal=[[IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems]]|volume=31|issue=1|pages=50–60|doi=10.1109/TCAD.2011.2170567|author1=Kim, M.-C.|author2=Lee D.-J.|author3=Markov I.L.|s2cid=47293399}}  
'''द्विघात प्लेसमेंट''' ने बाद में गुणवत्ता और स्थिरता दोनों में संयोजी समाधानों से उत्तम प्रदर्शन किया। गॉर्डियन<ref name=":1">{{cite journal|date=March 1991|title=GORDIAN: VLSI placement by quadratic programming and slicing optimization|journal=[[IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems]]|volume=10|issue=3|pages=356–365|doi=10.1109/43.67789|author1=Kleinhans, J.M.|author2=Sigl, G.|author3=Johannes, F.M.|author4=Antreich, K.J.|s2cid=15274014}}</ref> पुनरावर्ती विभाजन के माध्यम से अलग-अलग कोशिकाओं को फैलाते हुए तार लंबाई लागत को द्विघात फ़ंक्शन के रूप में तैयार करता है। इस प्रकार एल्गोरिथ्म<ref>H. Eisenmann and F. M. Johannes. Generic Global Placement and Floorplanning. In DAC, pages 269–274, 1998.</ref> मॉडल प्लेसमेंट घनत्व द्विघात लागत समारोह में रैखिक शब्द के रूप में और शुद्ध द्विघात प्रोग्रामिंग द्वारा प्लेसमेंट समस्या को हल करता है। इस प्रकार अधिकांश आधुनिक द्विघात प्लेसर (क्राफ्टवर्क,<ref>P. Spindler, U. Schlichtmann, and F. M. Johannes. Kraftwerk2 - A Fast Force-Directed Quadratic Placement Approach Using an Accurate Net Model. IEEE TCAD, 27(8):1398–1411, 2008.</ref> जल्दी जलना,<ref>N. Viswanathan, M. Pan, and C. Chu. FastPlace3.0: A Fast Multilevel Quadratic Placement Algorithm with Placement Congestion Control. In ASPDAC, pages 135–140, 2007.</ref> सादगी<ref name=":2">{{cite journal|date=January 2011|title=SimPL: An Effective Placement Algorithm|journal=[[IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems]]|volume=31|issue=1|pages=50–60|doi=10.1109/TCAD.2011.2170567|author1=Kim, M.-C.|author2=Lee D.-J.|author3=Markov I.L.|s2cid=47293399}}  
</ref>) इस ढांचे का पालन करें, प्रत्येक रैखिक घनत्व बल को निर्धारित करने के तरीके पर अलग-अलग अनुमानों के साथ।
</ref>) इस ढांचे का पालन करते हैं, प्रत्येक रैखिक घनत्व बल को निर्धारित करने के तरीके पर अलग-अलग अनुमानों के साथ प्रयोग करते हैं।


'''नॉनलाइनियर प्लेसमेंट''' अन्य श्रेणियों के एल्गोरिदम पर उत्तम प्रदर्शन प्रस्तुत करता है। दृष्टिकोण<ref>W. C. Naylor, R. Donelly, and L. Sha. Non-Linear Optimization System and Method for Wire Length and Delay Optimization for an Automatic Electric Circuit Placer. In US Patent 6301693, 2001.</ref> उत्तम त्रुटिहीनता प्राप्त करने और इस प्रकार गुणवत्ता में सुधार करने के लिए पहले मॉडल वायरलेंथ को घातीय (नॉनलाइनियर) कार्यों और स्थानीय टुकड़े-वार द्विघात कार्यों द्वारा घनत्व एवं अनुवर्ती शैक्षणिक कार्यों में मुख्य रूप से एक जगह और एनटीयू प्लेस सम्मिलित है। <ref>A. B. Kahng, S. Reda and Q. Wang, "Architecture and Details of a High Quality, Large-Scale Analytical Placer", In ICCAD 2005, pp. 891-898.</ref> <ref>T.-C. Chen, Z.-W. Jiang, T.-C. Hsu, H.-C. Chen, and Y.-W. Chang. NTUPlace3: An Analytical Placer for Large-Scale Mixed-Size Designs with Preplaced Blocks and Density Constraint. IEEE TCAD, 27(7):1228– 1240, 2008.</ref>
'''नॉनलाइनियर प्लेसमेंट''' अन्य श्रेणियों के एल्गोरिदम पर उत्तम प्रदर्शन प्रस्तुत करता है। दृष्टिकोण<ref>W. C. Naylor, R. Donelly, and L. Sha. Non-Linear Optimization System and Method for Wire Length and Delay Optimization for an Automatic Electric Circuit Placer. In US Patent 6301693, 2001.</ref> उत्तम त्रुटिहीनता प्राप्त करने और इस प्रकार गुणवत्ता में सुधार करने के लिए पहले मॉडल वायरलेंथ को घातीय (नॉनलाइनियर) कार्यों और स्थानीय टुकड़े-वार द्विघात कार्यों द्वारा घनत्व एवं अनुवर्ती शैक्षणिक कार्यों में मुख्य रूप से एक जगह और एनटीयू प्लेस सम्मिलित है। <ref>A. B. Kahng, S. Reda and Q. Wang, "Architecture and Details of a High Quality, Large-Scale Analytical Placer", In ICCAD 2005, pp. 891-898.</ref> <ref>T.-C. Chen, Z.-W. Jiang, T.-C. Hsu, H.-C. Chen, and Y.-W. Chang. NTUPlace3: An Analytical Placer for Large-Scale Mixed-Size Designs with Preplaced Blocks and Density Constraint. IEEE TCAD, 27(7):1228– 1240, 2008.</ref>

Revision as of 12:15, 28 June 2023

इलेक्ट्रॉनिक डिजाइन स्वचालन में प्लेसमेंट आवश्यक कदम है - भौतिक डिज़ाइन प्रवाह का वह भाग जो चिप के मुख्य क्षेत्र के भीतर विभिन्न परिपथ घटकों के लिए त्रुटिहीन स्थान प्रदान करता है। इस प्रकार घटिया प्लेसमेंट असाइनमेंट न केवल एकीकृत परिपथ के प्रदर्शन को प्रभावित करेगा बल्कि अत्यधिक तार-लंबाई का उत्पादन करके इसे गैर-निर्माण योग्य भी बना सकता है, जो उपलब्ध रूटिंग (इलेक्ट्रॉनिक डिज़ाइन ऑटोमेशन) संसाधनों से परे है। इस प्रकार परिणाम स्वरुप, यह सुनिश्चित करने के लिए कि परिपथ अपनी प्रदर्शन मांगों को पूर्ण करता है, अनेक उद्देश्यों को अनुकूलित करते हुए प्लेसर को असाइनमेंट करना चाहिए। इस प्रकार साथ में, आईसी डिजाइन के प्लेसमेंट और रूटिंग चरणों को स्थान और मार्ग के रूप में जाना जाता है।

एक प्लेसर दिए गए सिंथेसाइज्ड परिपथ नेटलिस्ट को तकनीकी लाइब्रेरी के साथ लेकर वैध प्लेसमेंट लेआउट तैयार करता है। इस प्रकार लेआउट उपरोक्त उद्देश्यों के अनुसार अनुकूलित है और सेल आकार बदलने और बफरिंग के लिए तैयार है - स्थिर समय विश्लेषण और सिग्नल अखंडता संतुष्टि के लिए आवश्यक कदम हैं। घड़ी वितरण नेटवर्क एवं क्लॉक-ट्री सिंथेसिस एंड रूटिंग (ईडीए) भौतिक डिजाइन प्रक्रिया को पूर्ण करते हैं। इस प्रकार अनेक स्थितियों में, डिज़ाइन बंद होने तक भौतिक डिज़ाइन प्रवाह के कुछ हिस्सों या संपूर्ण भौतिक प्रवाह को अनेक बार पुनरावृत्त किया जाता है।

एप्लिकेशन-विशिष्ट एकीकृत परिपथ, या एएसआईसी के स्थितियों में, चिप के मुख्य लेआउट क्षेत्र में अनेक निश्चित ऊंचाई पंक्तियां होती हैं, जिनमें उनके मध्य कुछ या कोई स्थान नहीं होता है। इस प्रकार प्रत्येक पंक्ति में अनेक साइटें होती हैं, जिन पर परिपथ घटकों का कब्जा हो सकता है। मुफ्त साइट ऐसी साइट है जिस पर किसी भी घटक का कब्जा नहीं है। परिपथ घटक या तो मानक सेल, मैक्रो ब्लॉक या आई/ओ पैड हैं। मानक कोशिकाओं की पंक्ति की ऊँचाई के बराबर निश्चित ऊँचाई होती है, किन्तु चर चौड़ाई होती है। सेल की चौड़ाई साइटों की अभिन्न संख्या है। दूसरी ओर, ब्लॉक सामान्यतः कोशिकाओं से बड़े होते हैं और चर ऊँचाई होती है जो अनेक पंक्तियों को फैला सकती है। इस प्रकार कुछ ब्लॉकों में पूर्वनिर्धारित स्थान हो सकते हैं - पिछली मंजिल नियोजन प्रक्रिया से कहें - जो केवल कक्षों के लिए स्थानों को असाइन करने के लिए प्लेसर के कार्य को सीमित करता है। इस स्थितियों में, ब्लॉकों को सामान्यतः निश्चित ब्लॉकों द्वारा संदर्भित किया जाता है। वैकल्पिक रूप से, हो सकता है कि कुछ या सभी ब्लॉकों में पहले से निर्दिष्ट स्थान न हों। इस प्रकार इस स्थितियों में, उन्हें कोशिकाओं के साथ रखा जाना चाहिए जिसे सामान्यतः मिश्रित-मोड प्लेसमेंट कहा जाता है।

एएसआईसी के अतिरिक्त, क्षेत्र में प्रोग्राम की जा सकने वाली द्वार श्रंखला (एफपीजीएs) जैसे गेट एरे स्ट्रक्चर्स में प्लेसमेंट अपना प्रमुख महत्व रखता है। इस प्रकार एफपीजीएs में, प्लेसमेंट परिपथ के उप-परिपथ को प्रोग्राम करने योग्य एफपीजीए लॉजिक ब्लॉक में मैप करता है, जो रूटिंग के बाद के चरण को पूर्ण करने की गारंटी देता है।

उद्देश्य और बाधाएं

प्लेसमेंट सामान्यतः विवश अनुकूलन की समस्या के रूप में तैयार किया जाता है। बाधा नेटलिस्ट में सभी उदाहरणों के मध्य ओवरलैप को हटाना है। इस प्रकार ऑप्टिमाइज़ेशन उद्देश्य एकाधिक हो सकते हैं, जिनमें विशिष्ट रूप से निम्न सम्मिलित होते हैं:

  • तार की कुल लंबाई: कुल तार की लंबाई को कम करना, या डिजाइन में सभी तारों की लंबाई का योग, अधिकांश उपस्तिथा प्लेसर का प्राथमिक उद्देश्य है। इस प्रकार यह न केवल चिप के आकार और इसलिए लागत को कम करने में मदद करता है, बल्कि विद्युत और देरी को भी कम करता है, जो तार की लंबाई के समानुपाती होते हैं (यह मानता है कि लंबे तारों में अतिरिक्त बफरिंग डाली गई है; सभी आधुनिक डिजाइन प्रवाह ऐसा करते हैं।)
  • समय: किसी चिप का घड़ी का संकेत चक्र उसके सबसे लंबे पथ की देरी से निर्धारित होता है, जिसे सामान्यतः महत्वपूर्ण पथ के रूप में संदर्भित किया जाता है। इस प्रकार प्रदर्शन विनिर्देश को देखते हुए, प्लेसर को यह सुनिश्चित करना चाहिए कि अधिकतम निर्दिष्ट विलंब से अधिक विलंब के साथ कोई पथ उपस्तिथ नहीं है।
  • संकुलन: जबकि कुल रूटिंग संसाधनों को पूर्ण करने के लिए कुल तार की लंबाई को कम करना आवश्यक है, चिप के मुख्य क्षेत्र के विभिन्न स्थानीय क्षेत्रों के भीतर रूटिंग संसाधनों को पूर्ण करना भी आवश्यक है। इस प्रकार भीड़भाड़ वाले क्षेत्र में अत्यधिक रूटिंग डिटोर्स हो सकती है, या सभी मार्गों को पूर्ण करना असंभव हो सकता है।
  • पावर: पावर मिनिमाइजेशन में सामान्यतः सेल घटकों के स्थानों को वितरित करना सम्मिलित होता है जिससे कि समग्र विद्युत की खपत को कम किया जा सके, हॉट स्पॉट को कम किया जा सके और तापमान में उतार-चढ़ाव को सुचारू किया जा सके।
  • द्वितीयक उद्देश्य प्लेसमेंट रनटाइम न्यूनीकरण है।

बुनियादी तकनीकें

प्लेसमेंट को वैश्विक प्लेसमेंट और विस्तृत प्लेसमेंट में विभाजित किया गया है। ग्लोबल प्लेसमेंट साधारण ओवरलैप्स की अनुमति के साथ ग्लोबल स्केल में उचित स्थानों पर सभी उदाहरणों को वितरित करके नाटकीय परिवर्तन प्रस्तुत करता है। इस प्रकार विस्तृत प्लेसमेंट प्रत्येक उदाहरण को बहुत ही सामान्य लेआउट परिवर्तन के साथ पास के कानूनी स्थान पर स्थानांतरित कर देता है। इस प्रकार प्लेसमेंट और समग्र डिजाइन गुणवत्ता वैश्विक प्लेसमेंट प्रदर्शन पर सबसे अधिक निर्भर है।

प्रारंभिक समय में, एकीकृत परिपथों की नियुक्ति को कॉम्बिनेटरियल दृष्टिकोण द्वारा नियंत्रित की जाती है। जब आईसी डिजाइन हजार-गेट पैमाने का था, तो टिम्बरवुल्फ़ जैसी सिम्युलेटेड एनीलिंग[1] पद्धतियाँ[2] सर्वश्रेष्ठ प्रदर्शन प्रदर्शित करती थीं। इस प्रकार जैसे ही आईसी डिज़ाइन ने मिलियन-स्केल एकीकरण में प्रवेश किया, कैपो की तरह पुनरावर्ती हाइपर-ग्राफ विभाजन [3] द्वारा प्लेसमेंट हासिल किया गया।

द्विघात प्लेसमेंट ने बाद में गुणवत्ता और स्थिरता दोनों में संयोजी समाधानों से उत्तम प्रदर्शन किया। गॉर्डियन[4] पुनरावर्ती विभाजन के माध्यम से अलग-अलग कोशिकाओं को फैलाते हुए तार लंबाई लागत को द्विघात फ़ंक्शन के रूप में तैयार करता है। इस प्रकार एल्गोरिथ्म[5] मॉडल प्लेसमेंट घनत्व द्विघात लागत समारोह में रैखिक शब्द के रूप में और शुद्ध द्विघात प्रोग्रामिंग द्वारा प्लेसमेंट समस्या को हल करता है। इस प्रकार अधिकांश आधुनिक द्विघात प्लेसर (क्राफ्टवर्क,[6] जल्दी जलना,[7] सादगी[8]) इस ढांचे का पालन करते हैं, प्रत्येक रैखिक घनत्व बल को निर्धारित करने के तरीके पर अलग-अलग अनुमानों के साथ प्रयोग करते हैं।

नॉनलाइनियर प्लेसमेंट अन्य श्रेणियों के एल्गोरिदम पर उत्तम प्रदर्शन प्रस्तुत करता है। दृष्टिकोण[9] उत्तम त्रुटिहीनता प्राप्त करने और इस प्रकार गुणवत्ता में सुधार करने के लिए पहले मॉडल वायरलेंथ को घातीय (नॉनलाइनियर) कार्यों और स्थानीय टुकड़े-वार द्विघात कार्यों द्वारा घनत्व एवं अनुवर्ती शैक्षणिक कार्यों में मुख्य रूप से एक जगह और एनटीयू प्लेस सम्मिलित है। [10] [11]

इस प्रकार ई-प्लेस[12] कला वैश्विक प्लेसमेंट एल्गोरिथम की स्थिति है। यह इलेक्ट्रोस्टैटिक क्षेत्र का अनुकरण करके अलग-अलग उदाहरणों को फैलाता है, जो न्यूनतम गुणवत्ता वाले ओवरहेड का परिचय देता है और इस प्रकार सर्वश्रेष्ठ प्रदर्शन प्राप्त करता है।

यह भी देखें

  • इलेक्ट्रॉनिक डिजाइन स्वचालन
  • डिजाइन प्रवाह (ईडीए)
  • एकीकृत परिपथ डिजाइन
  • फ्लोरप्लान (माइक्रोइलेक्ट्रॉनिक)
  • स्थान और मार्ग

संदर्भ

  1. ↑ S. Kirkpatrick, C. D. G. Jr., and M. P. Vecchi. Optimization by Simulated Annealing. Science, 220(4598):671–680, 1983.
  2. ↑ C. Sechen and A. Sangiovanni-Vincentelli. TimberWolf3.2: A New Standard Cell Placement and Global Routing Package. In DAC, pages 432–439, 1986.
  3. ↑ Caldwell, A.E.; Kahng, A.B.; Markov, I.L. (June 2000). "Can recursive bisection alone produce routable placements?". Proceedings of the 37th Design Automation Conference. pp. 477–482. doi:10.1109/DAC.2000.855358.
  4. ↑ Kleinhans, J.M.; Sigl, G.; Johannes, F.M.; Antreich, K.J. (March 1991). "GORDIAN: VLSI placement by quadratic programming and slicing optimization". IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. 10 (3): 356–365. doi:10.1109/43.67789. S2CID 15274014.
  5. ↑ H. Eisenmann and F. M. Johannes. Generic Global Placement and Floorplanning. In DAC, pages 269–274, 1998.
  6. ↑ P. Spindler, U. Schlichtmann, and F. M. Johannes. Kraftwerk2 - A Fast Force-Directed Quadratic Placement Approach Using an Accurate Net Model. IEEE TCAD, 27(8):1398–1411, 2008.
  7. ↑ N. Viswanathan, M. Pan, and C. Chu. FastPlace3.0: A Fast Multilevel Quadratic Placement Algorithm with Placement Congestion Control. In ASPDAC, pages 135–140, 2007.
  8. ↑ Kim, M.-C.; Lee D.-J.; Markov I.L. (January 2011). "SimPL: An Effective Placement Algorithm". IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. 31 (1): 50–60. doi:10.1109/TCAD.2011.2170567. S2CID 47293399.
  9. ↑ W. C. Naylor, R. Donelly, and L. Sha. Non-Linear Optimization System and Method for Wire Length and Delay Optimization for an Automatic Electric Circuit Placer. In US Patent 6301693, 2001.
  10. ↑ A. B. Kahng, S. Reda and Q. Wang, "Architecture and Details of a High Quality, Large-Scale Analytical Placer", In ICCAD 2005, pp. 891-898.
  11. ↑ T.-C. Chen, Z.-W. Jiang, T.-C. Hsu, H.-C. Chen, and Y.-W. Chang. NTUPlace3: An Analytical Placer for Large-Scale Mixed-Size Designs with Preplaced Blocks and Density Constraint. IEEE TCAD, 27(7):1228– 1240, 2008.
  12. ↑ J. Lu, P. Chen, C.-C. Chang, L. Sha, D. J.-S. Huang, C.-C. Teng and C.-K. Cheng, "ePlace: Electrostatics Based Placement Using Nesterov's Method", DAC 2014, pp. 1-6.


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