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 [[Image:Power5.jpg|thumb|right|280px|चार पावर5 वाला एमसीएम समाप्त हो जाता है और चार 36 MB L3 कैश समाप्त हो जाता है। माप 3.75इंच x 3.75इंच]]
 [[Image:Power5+.jpg|thumb|right|280px|आईबीएम i5 सिस्टम से प्रोसेसर मॉड्यूल, जिसमें पावर5+ डीसीएम है]]
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 [[File:Power5 MCM 8 way top.jpg|thumb|आईबीएम पावर5+ 8-वे एमसीएम सीपीयू और कैश चिप्स।]]
 [[File:Power5 MCM 8 way bottom.jpg|thumb|आईबीएम पावर5+ 8-वे एमसीएम इंटरफ़ेस।]]
-[[File:Power5 MCM 8 way side.jpg|thumb|आईबीएम पावर5+ 8-वे एमसीएम साइड व्यू।]]'''पावर5''' [[IBM|आईबीएम]] द्वारा विकसित और निर्मित एक [[माइक्रोप्रोसेसर]] है। यह [[POWER4|पावर4]] का उन्नत संस्करण है। प्रमुख सुधार [[एक साथ मल्टीथ्रेडिंग]] (एसएमटी) और ऑन-डाई [[ मेमोरी नियंत्रक |मेमोरी कंट्रोलर]] के लिए समर्थन करता हैं। पावर5 एक [[ दोहरे कोर |डुअल-कोर]] माइक्रोप्रोसेसर होता है, जिसमें प्रत्येक कोर एक भौतिक [[थ्रेड (कंप्यूटिंग)]] और दो लॉजिकल थ्रेड, कुल दो भौतिक थ्रेड और चार लॉजिकल थ्रेड का समर्थन करता है।
+[[File:Power5 MCM 8 way side.jpg|thumb|आईबीएम पावर5+ 8-वे एमसीएम साइड व्यू।]]'''पावर5''' आईबीएम द्वारा विकसित और निर्मित एक [[माइक्रोप्रोसेसर]] है। यह पावर4 का उन्नत संस्करण है। प्रमुख सुधार [[एक साथ मल्टीथ्रेडिंग]] (एसएमटी) और ऑन-डाई [[ मेमोरी नियंत्रक |मेमोरी कंट्रोलर]] के लिए समर्थन करता हैं। पावर5 एक [[ दोहरे कोर |डुअल-कोर]] माइक्रोप्रोसेसर होता है, जिसमें प्रत्येक कोर एक भौतिक [[थ्रेड (कंप्यूटिंग)]] और दो लॉजिकल थ्रेड, कुल दो भौतिक थ्रेड और चार लॉजिकल थ्रेड का समर्थन करता है।
 == इतिहास ==
-माइक्रोप्रोसेसर का तकनीकी विवरण सर्वप्रथम 2003 [[गर्म चकतियां|हॉट चिप्स]] सम्मेलन में प्रस्तुत किया गया था। 14 अक्टूबर 2003 को माइक्रोप्रोसेसर फोरम 2003 में एक अधिक संपूर्ण विवरण दिया गया था। पावर5 को गुप्त रूप से बेचा गया था और इसका उपयोग विशेष रूप से आईबीएम और उनके सहयोगियों द्वारा किया गया था। माइक्रोप्रोसेसर का उपयोग करने वाले उपकरण 2004 में प्रस्तुत किए गए थे। पावर5 ने उच्च-स्तरीय एंटरप्राइज सर्वर बाजार में प्रतिस्पर्धा की, अधिकतर इंटेल [[इटेनियम 2]] और कुछ सीमा तक, सन माइक्रोसिस्टम [[अल्ट्रास्पार्क IV]] और फुजित्सु [[SPARC64 V]] के विरुद्ध थे। इसे 2005 में एक बेहतर पुनरावृत्ति, पावर5+। द्वारा हटा दिया गया था।
+माइक्रोप्रोसेसर का तकनीकी विवरण सर्वप्रथम 2003 [[गर्म चकतियां|हॉट चिप्स]] सम्मेलन में प्रस्तुत किया गया था। 14 अक्टूबर 2003 को माइक्रोप्रोसेसर फोरम 2003 में एक अधिक संपूर्ण विवरण दिया गया था। पावर5 को गुप्त रूप से बेचा गया था और इसका उपयोग विशेष रूप से आईबीएम और उनके सहयोगियों द्वारा किया गया था। माइक्रोप्रोसेसर का उपयोग करने वाले उपकरण 2004 में प्रस्तुत किए गए थे। पावर5 ने उच्च-स्तरीय एंटरप्राइज सर्वर बाजार में प्रतिस्पर्धा की, अधिकतर इंटेल [[इटेनियम 2]] और कुछ सीमा तक, सन माइक्रोसिस्टम [[अल्ट्रास्पार्क IV]] और फुजित्सु SPARC64 V के विरुद्ध थे। इसे 2005 में एक बेहतर पुनरावृत्ति, पावर5+। द्वारा हटा दिया गया था।
 == विवरण ==

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	[[File:Power5 MCM 8 way side.jpg\|thumb\|आईबीएम पावर5+ 8-वे एमसीएम साइड व्यू।]]POWER5 [[IBM]] द्वारा विकसित और निर्मित एक [[माइक्रोप्रोसेसर]] है। यह [[POWER4]] का उन्नत संस्करण है। प्रमुख सुधार [[एक साथ मल्टीथ्रेडिंग]] (एसएमटी) और ऑन-डाई [[ मेमोरी नियंत्रक ]] के लिए समर्थन हैं। POWER5 एक [[ दोहरे कोर ]] माइक्रोप्रोसेसर है, जिसमें प्रत्येक कोर एक भौतिक [[थ्रेड (कंप्यूटिंग)]] और दो तार्किक धागे, कुल दो भौतिक धागे और चार तार्किक धागे का समर्थन करता है।		[[File:Power5 MCM 8 way side.jpg\|thumb\|आईबीएम पावर5+ 8-वे एमसीएम साइड व्यू।]]POWER5 [[IBM]] द्वारा विकसित और निर्मित एक [[माइक्रोप्रोसेसर]] है। यह [[POWER4]] का उन्नत संस्करण है। प्रमुख सुधार [[एक साथ मल्टीथ्रेडिंग]] (एसएमटी) और ऑन-डाई [[ मेमोरी नियंत्रक \|मेमोरी नियंत्रक]] के लिए समर्थन हैं। POWER5 एक [[ दोहरे कोर \|दोहरे कोर]] माइक्रोप्रोसेसर है, जिसमें प्रत्येक कोर एक भौतिक [[थ्रेड (कंप्यूटिंग)]] और दो तार्किक धागे, कुल दो भौतिक धागे और चार तार्किक धागे का समर्थन करता है।

	== इतिहास ==		== इतिहास ==
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	== विवरण ==		== विवरण ==
	POWER5, POWER4 का एक और विकास है। दो-तरफा [[मल्टीथ्रेडिंग (कंप्यूटर आर्किटेक्चर)]] को जोड़ने के लिए रिटर्न स्टैक, [[ कार्यक्रम गणक ]], इंस्ट्रक्शन बफर, ग्रुप कंप्लीशन यूनिट और स्टोर कतार के दोहराव की आवश्यकता होती है ताकि प्रत्येक थ्रेड का अपना हो सके। अधिकांश संसाधन, जैसे रजिस्टर फ़ाइलें और निष्पादन इकाइयाँ, साझा किए जाते हैं, हालाँकि प्रत्येक थ्रेड रजिस्टरों का अपना सेट देखता है। POWER5 एक साथ मल्टीथ्रेडिंग (SMT) लागू करता है, जहां दो थ्रेड एक साथ निष्पादित होते हैं। POWER5 वर्तमान कार्यभार के अनुकूलन के लिए SMT को अक्षम कर सकता है।		POWER5, POWER4 का एक और विकास है। दो-तरफा [[मल्टीथ्रेडिंग (कंप्यूटर आर्किटेक्चर)]] को जोड़ने के लिए रिटर्न स्टैक, [[ कार्यक्रम गणक \|कार्यक्रम गणक]] , इंस्ट्रक्शन बफर, ग्रुप कंप्लीशन यूनिट और स्टोर कतार के दोहराव की आवश्यकता होती है ताकि प्रत्येक थ्रेड का अपना हो सके। अधिकांश संसाधन, जैसे रजिस्टर फ़ाइलें और निष्पादन इकाइयाँ, साझा किए जाते हैं, हालाँकि प्रत्येक थ्रेड रजिस्टरों का अपना सेट देखता है। POWER5 एक साथ मल्टीथ्रेडिंग (SMT) लागू करता है, जहां दो थ्रेड एक साथ निष्पादित होते हैं। POWER5 वर्तमान कार्यभार के अनुकूलन के लिए SMT को अक्षम कर सकता है।

	चूंकि रजिस्टर फ़ाइलों जैसे कई संसाधनों को दो थ्रेड्स द्वारा साझा किया जाता है, प्रदर्शन के नुकसान की भरपाई के लिए कई मामलों में उनकी क्षमता में वृद्धि की जाती है। POWER4 में पूर्णांक और फ़्लोटिंग-पॉइंट रजिस्टरों की संख्या 80 पूर्णांक और 72 फ़्लोटिंग-पॉइंट रजिस्टरों से बढ़कर 120 हो गई है। फ़्लोटिंग-पॉइंट इश्यू कतार की क्षमता भी 20 से बढ़ाकर 24 प्रविष्टियों तक कर दी गई है। L2 एकीकृत कैश की क्षमता को 1.875 एमबी तक और [[ सेट साहचर्य ]]\|सेट-एसोसिएटिविटी को 10-वे तक बढ़ा दिया गया है। एकीकृत L3 कैश को अलग-अलग चिप्स में बाह्य रूप से स्थित करने के बजाय पैकेज पर लाया गया था। इसकी क्षमता बढ़ाकर 36 एमबी कर दी गई। POWER4 की तरह, कैश को दो कोर द्वारा साझा किया जाता है। आधी कोर आवृत्ति पर संचालित होने वाली दो यूनिडायरेक्शनल 128-बिट बसों के माध्यम से कैश तक पहुंच प्राप्त की जाती है।		चूंकि रजिस्टर फ़ाइलों जैसे कई संसाधनों को दो थ्रेड्स द्वारा साझा किया जाता है, प्रदर्शन के नुकसान की भरपाई के लिए कई मामलों में उनकी क्षमता में वृद्धि की जाती है। POWER4 में पूर्णांक और फ़्लोटिंग-पॉइंट रजिस्टरों की संख्या 80 पूर्णांक और 72 फ़्लोटिंग-पॉइंट रजिस्टरों से बढ़कर 120 हो गई है। फ़्लोटिंग-पॉइंट इश्यू कतार की क्षमता भी 20 से बढ़ाकर 24 प्रविष्टियों तक कर दी गई है। L2 एकीकृत कैश की क्षमता को 1.875 एमबी तक और [[ सेट साहचर्य \|सेट साहचर्य]] \|सेट-एसोसिएटिविटी को 10-वे तक बढ़ा दिया गया है। एकीकृत L3 कैश को अलग-अलग चिप्स में बाह्य रूप से स्थित करने के बजाय पैकेज पर लाया गया था। इसकी क्षमता बढ़ाकर 36 एमबी कर दी गई। POWER4 की तरह, कैश को दो कोर द्वारा साझा किया जाता है। आधी कोर आवृत्ति पर संचालित होने वाली दो यूनिडायरेक्शनल 128-बिट बसों के माध्यम से कैश तक पहुंच प्राप्त की जाती है।

	ऑन-डाई मेमोरी कंट्रोलर 64 जीबी तक [[DDR SDRAM]] और [[DDR2 SDRAM]] मेमोरी को सपोर्ट करता है। यह बाहरी बफ़र्स के साथ संचार करने के लिए उच्च-आवृत्ति सीरियल बसों का उपयोग करता है जो [[डीआईएमएम]] (डीआईएमएम) को माइक्रोप्रोसेसर से जोड़ता है।		ऑन-डाई मेमोरी कंट्रोलर 64 जीबी तक [[DDR SDRAM]] और [[DDR2 SDRAM]] मेमोरी को सपोर्ट करता है। यह बाहरी बफ़र्स के साथ संचार करने के लिए उच्च-आवृत्ति सीरियल बसों का उपयोग करता है जो [[डीआईएमएम]] (डीआईएमएम) को माइक्रोप्रोसेसर से जोड़ता है।
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	== उत्पाद ==		== उत्पाद ==
	IBM अपने सिस्टम p और IBM AS/400\|System i सर्वर परिवारों में DCM और [[मल्टी-चिप मॉड्यूल]] POWER5 माइक्रोप्रोसेसरों का उपयोग करता है, अपने IBM DS8000 श्रृंखला स्टोरेज सर्वर में, और अपने हाई-एंड इन्फोप्रिंट प्रिंटर में एम्बेडेड माइक्रोप्रोसेसर के रूप में। DCM POWER5 माइक्रोप्रोसेसर का उपयोग IBM द्वारा अपने हाई-एंड IBM IntelliStation\|InteliStation POWER 285 वर्कस्टेशन में किया जाता है। POWER5 माइक्रोप्रोसेसरों के तीसरे पक्ष के उपयोगकर्ता हैं [[ बुल ग्रुप ]], इसके एस्केला सर्वर में, और हिताची, इसके SR11000 कंप्यूटर में 128 POWER5+ माइक्रोप्रोसेसर के साथ, जिनके कई इंस्टॉलेशन 2007 [[TOP500]] सुपर कंप्यूटर की सूची में शामिल हैं। IBM अपने सिस्टम p5 510Q, 520Q, 550Q और 560Q सर्वर में POWER5+ QCM का उपयोग करता है।<ref>[http://www.redbooks.ibm.com/redpapers/pdfs/redp4150.pdf IBM System p5 Quad-Core Module Based on POWER5+ Technology: Technical Overview and Introduction]</ref>		IBM अपने सिस्टम p और IBM AS/400\|System i सर्वर परिवारों में DCM और [[मल्टी-चिप मॉड्यूल]] POWER5 माइक्रोप्रोसेसरों का उपयोग करता है, अपने IBM DS8000 श्रृंखला स्टोरेज सर्वर में, और अपने हाई-एंड इन्फोप्रिंट प्रिंटर में एम्बेडेड माइक्रोप्रोसेसर के रूप में। DCM POWER5 माइक्रोप्रोसेसर का उपयोग IBM द्वारा अपने हाई-एंड IBM IntelliStation\|InteliStation POWER 285 वर्कस्टेशन में किया जाता है। POWER5 माइक्रोप्रोसेसरों के तीसरे पक्ष के उपयोगकर्ता हैं [[ बुल ग्रुप \|बुल ग्रुप]] , इसके एस्केला सर्वर में, और हिताची, इसके SR11000 कंप्यूटर में 128 POWER5+ माइक्रोप्रोसेसर के साथ, जिनके कई इंस्टॉलेशन 2007 [[TOP500]] सुपर कंप्यूटर की सूची में शामिल हैं। IBM अपने सिस्टम p5 510Q, 520Q, 550Q और 560Q सर्वर में POWER5+ QCM का उपयोग करता है।<ref>[http://www.redbooks.ibm.com/redpapers/pdfs/redp4150.pdf IBM System p5 Quad-Core Module Based on POWER5+ Technology: Technical Overview and Introduction]</ref>


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}}
{{POWER, PowerPC, and Power ISA}}
[[Image:Power5.jpg|thumb|right|280px|चार POWER5 वाला MCM ख़त्म हो जाता है और चार 36 MB L3 कैश ख़त्म हो जाता है। माप 3.75इंच x 3.75इंच]]
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[[File:Power5 CPU 2-way damaged.jpg|thumb|2 वे पावर5 सीपीयू, हीट-सिंक हटा दिया गया (क्षतिग्रस्त सीपीयू डाई)]]
[[File:Power5 MCM 8 way top.jpg|thumb|आईबीएम पावर5+ 8-वे एमसीएम सीपीयू और कैश चिप्स।]]
[[File:Power5 MCM 8 way bottom.jpg|thumb|आईबीएम पावर5+ 8-वे एमसीएम इंटरफ़ेस।]]
[[File:Power5 MCM 8 way side.jpg|thumb|आईबीएम पावर5+ 8-वे एमसीएम साइड व्यू।]]POWER5 [[IBM]] द्वारा विकसित और निर्मित एक [[माइक्रोप्रोसेसर]] है। यह [[POWER4]] का उन्नत संस्करण है। प्रमुख सुधार [[एक साथ मल्टीथ्रेडिंग]] (एसएमटी) और ऑन-डाई [[ मेमोरी नियंत्रक ]] के लिए समर्थन हैं। POWER5 एक [[ दोहरे कोर ]] माइक्रोप्रोसेसर है, जिसमें प्रत्येक कोर एक भौतिक [[थ्रेड (कंप्यूटिंग)]] और दो तार्किक धागे, कुल दो भौतिक धागे और चार तार्किक धागे का समर्थन करता है।

== इतिहास ==

माइक्रोप्रोसेसर का तकनीकी विवरण पहली बार 2003 [[गर्म चकतियां]] सम्मेलन में प्रस्तुत किया गया था। 14 अक्टूबर 2003 को माइक्रोप्रोसेसर फोरम 2003 में एक अधिक संपूर्ण विवरण दिया गया था। POWER5 को खुले तौर पर नहीं बेचा गया था और इसका उपयोग विशेष रूप से IBM और उनके सहयोगियों द्वारा किया गया था। माइक्रोप्रोसेसर का उपयोग करने वाले सिस्टम 2004 में पेश किए गए थे। POWER5 ने हाई-एंड एंटरप्राइज सर्वर बाजार में प्रतिस्पर्धा की, ज्यादातर इंटेल [[इटेनियम 2]] और कुछ हद तक, सन माइक्रोसिस्टम्स [[अल्ट्रास्पार्क IV]] और फुजित्सु [[SPARC64 V]] के खिलाफ। इसे 2005 में हटा दिया गया था। एक बेहतर पुनरावृत्ति, POWER5+।

== विवरण ==
POWER5, POWER4 का एक और विकास है। दो-तरफा [[मल्टीथ्रेडिंग (कंप्यूटर आर्किटेक्चर)]] को जोड़ने के लिए रिटर्न स्टैक, [[ कार्यक्रम गणक ]], इंस्ट्रक्शन बफर, ग्रुप कंप्लीशन यूनिट और स्टोर कतार के दोहराव की आवश्यकता होती है ताकि प्रत्येक थ्रेड का अपना हो सके। अधिकांश संसाधन, जैसे रजिस्टर फ़ाइलें और निष्पादन इकाइयाँ, साझा किए जाते हैं, हालाँकि प्रत्येक थ्रेड रजिस्टरों का अपना सेट देखता है। POWER5 एक साथ मल्टीथ्रेडिंग (SMT) लागू करता है, जहां दो थ्रेड एक साथ निष्पादित होते हैं। POWER5 वर्तमान कार्यभार के अनुकूलन के लिए SMT को अक्षम कर सकता है।

चूंकि रजिस्टर फ़ाइलों जैसे कई संसाधनों को दो थ्रेड्स द्वारा साझा किया जाता है, प्रदर्शन के नुकसान की भरपाई के लिए कई मामलों में उनकी क्षमता में वृद्धि की जाती है। POWER4 में पूर्णांक और फ़्लोटिंग-पॉइंट रजिस्टरों की संख्या 80 पूर्णांक और 72 फ़्लोटिंग-पॉइंट रजिस्टरों से बढ़कर 120 हो गई है। फ़्लोटिंग-पॉइंट इश्यू कतार की क्षमता भी 20 से बढ़ाकर 24 प्रविष्टियों तक कर दी गई है। L2 एकीकृत कैश की क्षमता को 1.875 एमबी तक और [[ सेट साहचर्य ]]|सेट-एसोसिएटिविटी को 10-वे तक बढ़ा दिया गया है। एकीकृत L3 कैश को अलग-अलग चिप्स में बाह्य रूप से स्थित करने के बजाय पैकेज पर लाया गया था। इसकी क्षमता बढ़ाकर 36 एमबी कर दी गई। POWER4 की तरह, कैश को दो कोर द्वारा साझा किया जाता है। आधी कोर आवृत्ति पर संचालित होने वाली दो यूनिडायरेक्शनल 128-बिट बसों के माध्यम से कैश तक पहुंच प्राप्त की जाती है।

ऑन-डाई मेमोरी कंट्रोलर 64 जीबी तक [[DDR SDRAM]] और [[DDR2 SDRAM]] मेमोरी को सपोर्ट करता है। यह बाहरी बफ़र्स के साथ संचार करने के लिए उच्च-आवृत्ति सीरियल बसों का उपयोग करता है जो [[डीआईएमएम]] (डीआईएमएम) को माइक्रोप्रोसेसर से जोड़ता है।

POWER5 में 276 मिलियन ट्रांजिस्टर हैं और इसका क्षेत्रफल 389 मिमी है2. इसे IBM द्वारा 0.13 μm [[इन्सुलेटर पर सिलिकॉन]] (SOI) पूरक मेटल-ऑक्साइड-सेमीकंडक्टर (CMOS) प्रक्रिया में [[कॉपर इंटरकनेक्ट]] की आठ परतों के साथ निर्मित किया गया है। POWER5 डाई को या तो डुअल चिप मॉड्यूल (DCM) या [[मल्टी-चिप मॉड्यूल]] (MCM) में पैक किया गया है। DCM में एक POWER5 डाई और उससे संबंधित L3 कैश डाई शामिल है। MCM में चार POWER5 डाई और चार L3 कैश डाई होते हैं, प्रत्येक POWER5 डाई के लिए एक, और माप 95 मिमी गुणा 95 मिमी होता है।<ref name="MPR-2003-10-14">Glaskowsky, "IBM Raises Curtain on Power5".</ref><ref name="MPR-2003-12-22">Krewell, "Power5 Tops On Bandwidth".</ref>
हाई-एंड सिस्टम में कई POWER5 प्रोसेसर को [[IBM ViVA]] (वर्चुअल वेक्टर आर्किटेक्चर) नामक तकनीक द्वारा एकल [[वेक्टर प्रोसेसर]] के रूप में कार्य करने के लिए एक साथ जोड़ा जा सकता है।

== पावर5+ ==

POWER5+, 4 अक्टूबर 2005 को पेश किए गए POWER5 का एक बेहतर संस्करण है। शुरुआत में सुधार कम बिजली की खपत वाले थे, नई प्रक्रिया के कारण इसे बनाया गया था। POWER5+ चिप 90 एनएम निर्माण प्रक्रिया का उपयोग करता है। इसके परिणामस्वरूप डाई का आकार 389 मिमी से कम हो गया2से 243 मिमी2.

लॉन्च के समय घड़ी की आवृत्ति नहीं बढ़ाई गई और 1.5 से 1.9 गीगाहर्ट्ज़ के बीच बनी रही। 14 फरवरी 2006 को, नए संस्करणों ने घड़ी की आवृत्ति को 2.2 गीगाहर्ट्ज तक बढ़ा दिया और फिर 25 जुलाई 2006 को 2.3 गीगाहर्ट्ज तक बढ़ा दिया।

POWER5+ को पिछले POWER5 माइक्रोप्रोसेसरों के समान पैकेज में पैक किया गया था, लेकिन यह क्वाड-चिप मॉड्यूल (QCM) में भी उपलब्ध था जिसमें दो POWER5+ डाई और दो L3 कैश डाई थे, प्रत्येक POWER5+ डाई के लिए एक। ये QCM चिप्स 1.5 और 1.8 GHz के बीच की घड़ी आवृत्ति पर चलते थे।

== उत्पाद ==
IBM अपने सिस्टम p और IBM AS/400|System i सर्वर परिवारों में DCM और [[मल्टी-चिप मॉड्यूल]] POWER5 माइक्रोप्रोसेसरों का उपयोग करता है, अपने IBM DS8000 श्रृंखला स्टोरेज सर्वर में, और अपने हाई-एंड इन्फोप्रिंट प्रिंटर में एम्बेडेड माइक्रोप्रोसेसर के रूप में। DCM POWER5 माइक्रोप्रोसेसर का उपयोग IBM द्वारा अपने हाई-एंड IBM IntelliStation|InteliStation POWER 285 वर्कस्टेशन में किया जाता है। POWER5 माइक्रोप्रोसेसरों के तीसरे पक्ष के उपयोगकर्ता हैं [[ बुल ग्रुप ]], इसके एस्केला सर्वर में, और हिताची, इसके SR11000 कंप्यूटर में 128 POWER5+ माइक्रोप्रोसेसर के साथ, जिनके कई इंस्टॉलेशन 2007 [[TOP500]] सुपर कंप्यूटर की सूची में शामिल हैं। IBM अपने सिस्टम p5 510Q, 520Q, 550Q और 560Q सर्वर में POWER5+ QCM का उपयोग करता है।<ref>[http://www.redbooks.ibm.com/redpapers/pdfs/redp4150.pdf IBM System p5 Quad-Core Module Based on POWER5+ Technology: Technical Overview and Introduction]</ref>

== टिप्पणियाँ ==
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== यह भी देखें ==
* [[आईबीएम सिस्टम पी]]
* [[आईबीएम पावर माइक्रोप्रोसेसर]]
* [[पावरपीसी]]
*[[शक्ति6]]

==संदर्भ==
* "IBM Previews Power5". (8 September 2003). ''[[Microprocessor Report]]''.
* Clabes, Joachim et al. (2004). "Design and Implementation of the POWER5 Microprocessor". ''Proceedings of 2004 IEEE International Solid-State Circuits Conference''.
* Glaskowsky, Peter N. (14 October 2003). "IBM Raises Curtain on Power5". ''[[Microprocessor Report]]''.
* Kalla, Ron; Sinharoy, Balaram; Tendler, Joel M. (2004). "IBM Power5 Chip: A Dual-Core Multithreaded Processor". ''[[IEEE Micro]]''.
* Krewell, Kevin (22 December 2003). "Power5 Tops On Bandwidth". ''[[Microprocessor Report]]''.
* Sinharoy, Balaram et al. (2005). "POWER5 System Microarchitecture". ''IBM Journal of Research and Development''.
* Vance, Ashlee (4 October 2005). [https://www.theregister.co.uk/2005/10/04/ibm_power_plus/ "IBM pumps Unix line full of Power5+"]. ''[[The Register]]''.

== बाहरी संबंध ==
* [http://www.realworldtech.com/page.cfm?ArticleID=RWT100404214638 Sizing up the Super Heavyweights], a comparison and analysis of the POWER5 and Montecito, that explains the major changes between the POWER4 to the POWER5, along with performance estimates
* [https://web.archive.org/web/20150518085832/http://sc.tamu.edu/systems/hydra/hardware.php A High-Performance IBM Power5+ p5-575 Cluster 1600 and DDN S2A9550 Storage], Texas A&M University

{{DEFAULTSORT:Power5}}
[[Category: आईबीएम माइक्रोप्रोसेसर]] [[Category: पावरपीसी माइक्रोप्रोसेसर]] [[Category: 64-बिट माइक्रोप्रोसेसर]]

[[Category: Machine Translated Page]]
[[Category:Created On 16/08/2023]]