एलपीडीडीआर

लो-पावर डबल डेटा रेट (एलपीडीडीआर), जिसे एलपीडीडीआर एसडीआरएएम के रूप में भी जाना जाता है, एक प्रकार की सिंक्रोनस डायनेमिक रैंडम-एक्सेस मेमोरी है जो कम बिजली का उपयोग करती है और मोबाइल कंप्यूटर और मोबाइल फोन जैसे उपकरणों के लिए लक्षित है। पुराने वेरिएंट को मोबाइल डीडीआर के रूप में भी जाना जाता है, और इसे एमडीडीआर के रूप में संक्षिप्त किया जाता है।

आधुनिक एलपीडीडीआर एसडीआरएएम से भिन्न है, जिसमें विभिन्न अंतर हैं जो मोबाइल एप्लिकेशन के लिए प्रौद्योगिकी को अधिक उपयुक्त बनाते हैं।

एलपीडीडीआर प्रौद्योगिकी मानकों को डीडीआर मानकों से स्वतंत्र रूप से विकसित किया गया है, एलपीडीडीआर4X और यहां तक ​​कि एलपीडीडीआर5 उदाहरण के लिए डीडीआर5 एसडीआरएएम से पहले लागू किया जा रहा है और डीडीआर4 एसडीआरएएम की तुलना में कहीं अधिक डेटा दरों को प्रस्तुत कर रहा है।

बस विड्थ
मानक एसडीआरएएम के विपरीत, स्थिर उपकरणों और लैपटॉप में उपयोग किया जाता है और सामान्यतः 64-बिट वाइड मेमोरी बस से जुड़ा होता है, एलपीडीडीआर भी 16- या 32-बिट वाइड चैनल की अनुमति देता है।

"ई" संस्करण विनिर्देशों के उन्नत संस्करणों को चिह्नित करते हैं। वे 33% प्रदर्शन को बढ़ावा देने के लिए 266 मेगाहर्ट्ज तक मेमोरी ऐरे को ओवरक्लॉक करने को औपचारिक रूप देते हैं। इन उच्च आवृत्तियों को लागू करने वाले मेमोरी मॉड्यूल का उपयोग Apple मैकबुक और गेमिंग लैपटॉप में किया जाता है।

मानक एसडीआरएएम के साथ, अधिकांश पीढ़ियां आंतरिक प्राप्ति आकार और बाहरी स्थानांतरण गति को दोगुना करती हैं। (डीडीआर4 और एलपीडीडीआर5 इसके अपवाद हैं।)

एलपीडीडीआर (1)
मूल कम-शक्ति डीडीआर (कभी-कभी पूर्वव्यापी रूप से एलपीडीडीआर1 कहा जाता है) डीडीआर एसडीआरएएम का थोड़ा संशोधित रूप है, जिसमें समग्र बिजली उपयोग को कम करने के लिए कई परिवर्तन किए गए हैं।

सबसे महत्वपूर्ण रूप से, आपूर्ति वोल्टेज 2.5 से 1.8 V तक कम हो जाता है। अतिरिक्त बचत तापमान-क्षतिपूर्ति रिफ्रेश से आती है (DRAM को कम तापमान पर कम बार रिफ्रेश करने की आवश्यकता होती है), आंशिक ऐरे सेल्फ रिफ्रेश, और एक डीप पावर डाउन मोड जो सभी मेमोरी सामग्री का त्याग करता है। इसके अतिरिक्त, चिप्स छोटे होते हैं, उनके गैर-मोबाइल समकक्षों की तुलना में कम बोर्ड स्थान का उपयोग करते हैं। सैमसंग इलेक्ट्रॉनिक्स और माइक्रोन प्रौद्योगिकी इस तकनीक के दो मुख्य प्रदाता हैं, जिनका उपयोग टैबलेट और फोन उपकरणों जैसे आईफोन 3जीएस, आईपैड (पहली पीढ़ी), सैमसंग गैलेक्सी टैब 7.0 और मोटोरोला ड्रॉयड एक्स में किया जाता है।

एलपीडीडीआर2
2009 में, मानक समूह जेईडीईसी ने JESD209-2 प्रकाशित किया, जिसने अधिक नाटकीय रूप से संशोधित कम-शक्ति वाले डीडीआर इंटरफ़ेस को परिभाषित किया। यह डीडीआर या डीडीआर2 एसडीआरएएम के साथ संगत नहीं है, लेकिन समायोजित कर सकते है:


 * एलपीडीडीआर2-S2: 2n प्रीफ़ेच मेमोरी (डीडीआर1 की तरह),
 * एलपीडीडीआर2-S4: 4n प्रीफेच मेमोरी (जैसे डीडीआर2), या
 * एलपीडीडीआर2-N: नॉन-वोलेटाइल (NAND फ़्लैश) मेमोरी।

कुछ अतिरिक्त आंशिक ऐरे रिफ्रेश विकल्पों के साथ लो-पावर स्टेट्स बुनियादी एलपीडीडीआर के समान हैं।

एलपीडीडीआर-200 से एलपीडीडीआर-1066 (100 से 533 MHz की क्लॉक फ़्रीक्वेंसी) के लिए टाइमिंग पैरामीटर निर्दिष्ट किए गए हैं।

1.2 V पर काम करते हुए, एलपीडीडीआर2 कंट्रोल और एड्रेस लाइन को 10-बिट डबल डेटा रेट CA बस पर मल्टीप्लेक्स करता है। आदेश एसडीआरएएम # एसडीआरएएम नियंत्रण संकेतों के समान हैं, सिवाय प्रीचार्ज और बर्स्ट टर्मिनेट ओपकोड के पुन: असाइनमेंट को छोड़कर:

कॉलम एड्रेस बिट C0 को कभी स्थानांतरित नहीं किया जाता है, और इसे शून्य माना जाता है। बर्स्ट ट्रांसफर इस प्रकार हमेशा सम पते पर प्रारंभ होते हैं।

एलपीडीडीआर2 में एक सक्रिय-निम्न चिप का चयन भी होता है (जब उच्च होता है, तो सब कुछ एक NOP होता है) और क्लॉक सक्षम CKE सिग्नल होता है, जो एसडीआरएएम की तरह काम करता है। एसडीआरएएम की तरह, CKE को पहले गिराए जाने वाले चक्र पर भेजा गया आदेश पावर-डाउन स्थिति का चयन करता है:


 * यदि चिप सक्रिय है, तो यह जगह में जम जाती है।
 * यदि कमांड NOP है ($\overline{RAS}$ low या CA0–2 = HHH), चिप व्यर्थ हो जाती है।
 * यदि कमांड एक रिफ्रेश कमांड (CA0–2 = LLH) है, तो चिप सेल्फ-रिफ्रेश स्थिति में प्रवेश करती है।
 * यदि कमांड एक बर्स्ट टर्मिनेट (CA0–2 = HHL) है, तो चिप डीप पावर-डाउन अवस्था में प्रवेश करती है। (छोड़ते समय एक पूर्ण रीसेट अनुक्रम आवश्यक है।)

पारंपरिक एसडीआरएएम की तुलना में 8-बिट एड्रेस स्पेस और उन्हें वापस पढ़ने की क्षमता के साथ मोड रजिस्टरों का बहुत विस्तार किया गया है। चूंकि एक छोटा सीरियल प्रजेंस डिटेक्ट EEPROM पता लगाता है, कि एक की आवश्यकता को समाप्त करने के लिए पर्याप्त जानकारी सम्मिलित है।

4 गीगाबिट से छोटे S2 डिवाइस और 1 Gbit से छोटे S4 डिवाइस में केवल चार बैंक हैं। वे BA2 सिग्नल की उपेक्षा करते हैं, और प्रति बैंक रिफ्रेश का समर्थन नहीं करते हैं।

नॉन-वोलेटाइल मेमोरी डिवाइस रिफ्रेश कमांड का उपयोग नहीं करते हैं, और एड्रेस बिट्स A20 और ऊपर को ट्रांसफर करने के लिए प्रीचार्ज कमांड को फिर से असाइन करते हैं। लो आर्डर बिट्स (A19 और नीचे) निम्नलिखित सक्रिय कमांड द्वारा स्थानांतरित किए जाते हैं। यह चयनित पंक्ति को मेमोरी सरणी से 4 या 8 (बीए बिट्स द्वारा चयनित) पंक्ति डेटा बफर में स्थानांतरित करता है, जहां उन्हें रीड कमांड द्वारा पढ़ा जा सकता है। DRAM के विपरीत, बैंक एड्रेस बिट्स मेमोरी एड्रेस का हिस्सा नहीं होते हैं; कोई भी पता किसी भी पंक्ति डेटा बफर में स्थानांतरित किया जा सकता है। स्मृति के प्रकार के आधार पर एक पंक्ति डेटा बफर 32 से 4096 बाइट लंबा हो सकता है। 32 बाइट से बड़ी पंक्तियाँ सक्रिय कमांड में कुछ लो आर्डर एड्रेस बिट्स को अनदेखा करती हैं। 4096 बाइट्स से छोटी पंक्तियाँ रीड कमांड में कुछ हाई आर्डर के एड्रेस बिट्स को अनदेखा करती हैं। मेमोरी डेटा बफ़र्स को पंक्तिबद्ध करने के लिए राइट कमांड का समर्थन नहीं करती है। बल्कि, एक विशेष पता क्षेत्र में नियंत्रण रजिस्टरों की एक श्रृंखला पढ़ने और लिखने के आदेशों का समर्थन करती है, जिसका उपयोग मेमोरी ऐरे को मिटाने और प्रोग्राम करने के लिए किया जा सकता है।

एलपीडीडीआर3
मई 2012 में, जेईडीईसी ने JESD209-3 लो पावर मेमोरी डिवाइस स्टैंडर्ड प्रकाशित किया। एलपीडीडीआर2 की तुलना में, एलपीडीडीआर3 उच्च डेटा दर, अधिक बैंडविड्थ और पावर दक्षता और उच्च मेमोरी घनत्व प्रदान करता है। एलपीडीडीआर3 1600 MT/s की डेटा दर प्राप्त करता है और प्रमुख नई तकनीकों का उपयोग करता है: राइट-लेवलिंग और कमांड/एड्रेस प्रशिक्षण, वैकल्पिक ऑन-डाई टर्मिनेशन (ODT), और लो-I/O कैपेसिटेंस। एलपीडीडीआर3 पैकेज-ऑन-पैकेज (PoP) और असतत पैकेजिंग प्रकार दोनों का समर्थन करता है।

कमांड एन्कोडिंग एलपीडीडीआर2 के समान है, जिसमें 10-बिट डबल डेटा दर CA बस का उपयोग किया गया है। चूंकि, मानक केवल 8n-prefetch DRAM निर्दिष्ट करता है, और इसमें फ्लैश मेमोरी कमांड सम्मिलित नहीं है।

एलपीडीडीआर3 का उपयोग करने वाले उत्पादों में 2013 मैकबुक Air, आईफोन 5S, आईफोन 6, नेक्सस 10, सैमसंग गैलेक्सी S4 (GT-I9500) और Microsoft सर्फेस प्रो 3 सम्मिलित हैं। एलपीडीडीआर3 2013 में मुख्यधारा में आ गया, 800 MHz डीडीआर (1600 MT/s) पर चल रहा था, जो 2011 में PC3-12800 SODIMM (12.8 GB/s बैंडविड्थ) के तुलनीय बैंडविड्थ को प्रस्तुत करता था। इस बैंडविड्थ को प्राप्त करने के लिए, नियंत्रक को दोहरे चैनल मेमोरी को लागू करना होगा। उदाहरण के लिए, Exynos 5 Dual और 5 ऑक्टा।

एलपीडीडीआर3e नामक विनिर्देश का उन्नत संस्करण डेटा दर को 2133 MT/s तक बढ़ा देता है। सैमसंग इलेक्ट्रॉनिक्स ने पहला 4 गीगाबिट 20 एनएम-श्रेणी का एलपीडीडीआर3 मॉड्यूल प्रस्तुत किया, जो 2,133 एमटी/एस तक डेटा संचारित करने में सक्षम है, जो पुराने एलपीडीडीआर2 के प्रदर्शन से दोगुना है, जो केवल 800 एमटी/एस के लिए सक्षम है। विभिन्न निर्माताओं के विभिन्न सिस्टम ऑन चिप भी मूल रूप से 800 मेगाहर्ट्ज एलपीडीडीआर3 RAM का समर्थन करते हैं। इनमें क्वालकॉम से स्नैपड्रैगन (चिप पर सिस्टम) 600 और 800 सम्मिलित हैं साथ ही Exynos (चिप पर सिस्टम) और Allwinner Technology सीरीज़ के कुछ SoCs।

एलपीडीडीआर4
14 मार्च 2012 को, जेईडीईसी ने यह पता लगाने के लिए एक सम्मेलन को होस्ट किया कि भविष्य की मोबाइल डिवाइस की आवश्यकताएं एलपीडीडीआर4 जैसे आगामी मानकों को कैसे संचालित करेंगी। 30 दिसंबर 2013 को, सैमसंग ने घोषणा की कि उसने पहला 20 एनएम-श्रेणी 8 गीगाबिट (1 जीबी) एलपीडीडीआर4 विकसित किया है जो 3,200 एमटी/एस पर डेटा संचारित करने में सक्षम है, इस प्रकार सबसे तेज़ एलपीडीडीआर3 की तुलना में 50 प्रतिशत अधिक प्रदर्शन प्रदान करता है और लगभग 40 प्रतिशत कम उपयोग करता है। 1.1 वोल्ट पर ऊर्जा। 25 अगस्त 2014 को, जेडईसी ने जेईएसडी209-4 एलपीडीडीआर4 लो पावर मेमोरी डिवाइस स्टैंडर्ड प्रकाशित किया।

महत्वपूर्ण परिवर्तनों में सम्मिलित हैं:
 * इंटरफ़ेस की गति को दोगुना करना, और कई परिणामी विद्युत परिवर्तन, जिसमें I / O मानक को लो-वोल्टेज स्विंग-टर्मिनेटेड लॉजिक (LVSTL) में बदलना सम्मिलित है।
 * आंतरिक प्रीफ़ेच आकार, और न्यूनतम स्थानांतरण आकार को दोगुना करना
 * 10-बिट डीडीआर कमांड/एड्रेस बस से 6-बिट SDR बस में बदलना
 * एक 32-बिट चौड़ी बस से दो स्वतंत्र 16-बिट चौड़ी बस में बदलना
 * सेल्फ-रिफ्रेश को सीकेई लाइन द्वारा नियंत्रित किए जाने के अतिरिक्त समर्पित कमांड द्वारा सक्षम किया जाता है

मानक एसडीआरएएम पैकेज को परिभाषित करता है जिसमें दो स्वतंत्र 16-बिट एक्सेस चैनल होते हैं, प्रत्येक दो डाई (एकीकृत सर्किट) प्रति पैकेज से जुड़ा होता है। प्रत्येक चैनल 16 डेटा बिट्स चौड़ा है, इसका अपना नियंत्रण/पता पिन है, और DRAM के 8 बैंकों तक पहुंच की अनुमति देता है। इस प्रकार, पैकेज को तीन तरीकों से जोड़ा जा सकता है:
 * डेटा लाइन और नियंत्रण 16-बिट डेटा बस के समानांतर में जुड़ा हुआ है, और केवल चिप प्रति चैनल स्वतंत्र रूप से जुड़ा हुआ है।
 * 32-बिट वाइड डेटा बस के दो हिस्सों में, और चिप चयन सहित समानांतर में नियंत्रण रेखाएँ।
 * दो स्वतंत्र 16-बिट वाइड डेटा बसों के लिए।

प्रत्येक डाई प्रत्येक चैनल को आधा, 4, 6, 8, 12 या 16 गीगाबिट मेमोरी प्रदान करता है। इस प्रकार, प्रत्येक बैंक एक सोलहवां डिवाइस आकार है। यह 16384-बिट (2048-बाइट) पंक्तियों की उचित संख्या (16 किलोबाइट से 64 के) में व्यवस्थित है। 24 और 32 गीगाबिट तक विस्तार की योजना है, लेकिन अभी यह तय नहीं है कि यह पंक्तियों की संख्या, उनकी चौड़ाई, या बैंकों की संख्या बढ़ाकर किया जाएगा।

डबल चौड़ाई (चार चैनल) प्रदान करने वाले बड़े पैकेज और चैनलों की प्रति जोड़ी चार डाइस तक (8 डाइस कुल प्रति पैकेज) भी परिभाषित किए गए हैं।

डेटा को 16 या 32 ट्रांसफर (256 या 512 बिट्स, 32 या 64 बाइट्स, 8 या 16 चक्र डीडीआर) के फटने में एक्सेस किया जाता है। विस्फोट 64-बिट सीमाओं पर प्रारंभ होने चाहिए।

चूंकि घड़ी की आवृत्ति अधिक है और पहले के मानकों की तुलना में न्यूनतम बर्स्ट की लंबाई अधिक है, कमांड/एड्रेस बस के बाधा बनने के बिना नियंत्रण संकेतों को अधिक बहुसंकेतन किया जा सकता है। एलपीडीडीआर4 नियंत्रण और एड्रेस लाइनों को 6-बिट एकल डेटा दर CA बस पर मल्टीप्लेक्स करता है। आदेशों को 2 घड़ी चक्रों की आवश्यकता होती है, और एक एड्रेस को एन्कोडिंग करने वाले संचालन (जैसे पंक्ति को सक्रिय करना, कॉलम पढ़ना या लिखना) के लिए दो आदेशों की आवश्यकता होती है। उदाहरण के लिए, एक निष्क्रिय चिप से रीड का अनुरोध करने के लिए 8 क्लॉक साइकल लेने वाले चार कमांड की आवश्यकता होती है: एक्टिवेट-1, एक्टिवेट-2, रीड, कैस-2।

चिप सेलेक्ट लाइन (CS) एक्टिव-हाई है। कमांड के पहले चक्र की पहचान चिप सेलेक्ट के उच्च होने से होती है; यह दूसरे चक्र के दौरान कम है।

CAS-2 कमांड का उपयोग उन सभी कमांड के दूसरे भाग के रूप में किया जाता है जो डेटा बस में ट्रांसफर करते हैं, और लो-ऑर्डर कॉलम एड्रेस बिट्स प्रदान करते हैं:


 * रीड कमांड्स को एक कॉलम एड्रेस पर प्रारंभ होना चाहिए जो कि 4 का मल्टीपल है; मेमोरी में गैर-शून्य C0 या C1 एड्रेस बिट को संप्रेषित करने का कोई प्रावधान नहीं है।
 * लिखने के आदेश एक कॉलम एड्रेस पर प्रारंभ होने चाहिए जो कि 16 का एक गुणक है; राइट कमांड के लिए C2 और C3 शून्य होना चाहिए।
 * मोड रजिस्टर रीड और कुछ बहुउद्देश्यीय कमांड को CAS-2 कमांड द्वारा भी पालन किया जाना चाहिए, चूंकि सभी कॉलम बिट्स शून्य (निम्न) होने चाहिए।

बर्स्ट लंबाई को 16, 32, या पढ़ने और लिखने के बीएल बिट द्वारा गतिशील रूप से चयन करने योग्य होने के लिए कॉन्फ़िगर किया जा सकता है।

एक डीएमआई (डेटा मास्क/इनवर्ट) सिग्नल प्रत्येक 8 डेटा लाइनों के साथ जुड़ा हुआ है, और इसका उपयोग डेटा ट्रांसफर के दौरान उच्च संचालित बिट्स की संख्या को कम करने के लिए किया जा सकता है। उच्च होने पर, अन्य 8 बिट्स ट्रांसमीटर और रिसीवर दोनों द्वारा पूरक होते हैं। यदि एक बाइट में पाँच या अधिक 1 बिट हैं, तो DMI सिग्नल को तीन या उससे कम डेटा लाइनों के साथ उच्च चलाया जा सकता है। चूंकि सिग्नल लाइनें कम समाप्त होती हैं, इससे बिजली का उपयोग कम हो जाता है।

(एक वैकल्पिक उपयोग, जहां DMI का उपयोग उन डेटा लाइनों की संख्या को सीमित करने के लिए किया जाता है जो प्रत्येक स्थानांतरण पर अधिकतम 4 पर टॉगल करती हैं, क्रॉसस्टॉक को कम करती हैं। इसका उपयोग मेमोरी कंट्रोलर द्वारा लिखने के दौरान किया जा सकता है, लेकिन मेमोरी उपकरणों द्वारा समर्थित नहीं है।)

पढ़ने और लिखने के लिए डेटा बस उलटा अलग से सक्षम किया जा सकता है। गुप्त राइट्स (जिनके पास एक भिन्न कमांड कोड है) के लिए, DMI सिग्नल का संचालन इस बात पर निर्भर करता है कि राइट इनवर्जन सक्षम है या नहीं।


 * यदि लिखने पर डीबीआई अक्षम है, डीएमआई पर एक उच्च स्तर इंगित करता है कि संबंधित डेटा बाइट को अनदेखा किया जाना है और लिखा नहीं जाना है
 * यदि डीबीआई ऑन राइट्स सक्षम है, तो डीएमआई पर एक निम्न स्तर, 5 या अधिक बिट्स सेट के साथ डेटा बाइट के साथ संयुक्त, डेटा बाइट को अनदेखा करने और लिखे जाने का संकेत नहीं देता है।

एलपीडीडीआर4 में सटी हुई पंक्तियों पर रौ हैमर के कारण भ्रष्टाचार से बचने के लिए लक्षित पंक्ति ताज़ा करने के लिए एक तंत्र भी सम्मिलित है। तीन सक्रिय/प्रीचार्ज अनुक्रमों का एक विशेष अनुक्रम उस पंक्ति को निर्दिष्ट करता है जो डिवाइस-निर्दिष्ट सीमा (200,000 से 700,000 प्रति ताज़ा चक्र) की तुलना में अधिक बार सक्रिय किया गया था। आंतरिक रूप से, डिवाइस एक्टिव कमांड में निर्दिष्ट एक के अतिरिक्त शारीरिक रूप से आधारित रेंडरिंग सटी हुई पंक्तियों को रिफ्रेश करता है।

एलपीडीडीआर4एक्स
सैमसंग इलेक्ट्रॉनिक्स ने एक एलपीडीडीआर4 वैरिएंट प्रस्तावित किया जिसे उसने एलपीडीडीआर4X कहा। एलपीडीडीआर4X एलपीडीडीआर4 के समान है, इसके अतिरिक्त I/O वोल्टेज (Vddq) को 1.1 V से 0.6 V तक कम करके अतिरिक्त बिजली बचाई जाती है। 9 जनवरी 2017 को, SK Hynix ने 8 और 16 GB एलपीडीडीआर4X पैकेज की घोषणा की।  जेईडीईसी ने 8 मार्च 2017 को एलपीडीडीआर4X मानक प्रकाशित किया। कम वोल्टेज के अतिरिक्त सुधारों में छोटे अनुप्रयोगों के लिए सिंगल-चैनल डाई विकल्प, नए MCP, PoP और IoT पैकेज, और उच्चतम 4266 MT/s स्पीड ग्रेड के लिए अतिरिक्त डेफिनिशन और टाइमिंग सुधार सम्मिलित हैं।

एलपीडीडीआर5
19 फरवरी 2019 को, जेईडीईसी ने JESD209-5, स्टैंडर्ड फॉर लो पावर डबल डेटा रेट 5 (एलपीडीडीआर5) प्रकाशित किया। सैमसंग ने घोषणा की कि उसके पास जुलाई 2018 में प्रोटोटाइप एलपीडीडीआर5 चिप्स काम कर रहे हैं। एलपीडीडीआर5 में निम्नलिखित परिवर्तन प्रस्तुत किए गए हैं:
 * डेटा अंतरण दर को बढ़ाकर 6400 Mbit/s कर दिया गया है।
 * विभेदक सिग्नलिंग घड़ियों का उपयोग किया जाता है
 * प्रीफैच फिर से दोगुना नहीं होता है, लेकिन 16n रहता है
 * बैंकों की संख्या बढ़ाकर 16 कर दी गई है, जिन्हें चार DDR4 जैसे बैंक समूहों में विभाजित किया गया है
 * बिजली की बचत में सुधार: ** डेटा-कॉपी और राइट-एक्स (सभी एक या सभी शून्य) डेटा ट्रांसफर को कम करने का आदेश देते हैं
 * गतिशील आवृत्ति और वोल्टेज स्केलिंग
 * डब्ल्यूसीके एंड रीड स्ट्रोब (आरडीक्यूएस) नामक एक नई क्लॉकिंग वास्तुकला

एएमडी वान गाग, इंटेल टाइगर लेक (माइक्रोप्रोसेसर), Apple सिलिकॉन (M1 Pro, M1 Max, M1 Ultra, M2 और A16 Bionic), HiSilicon#Kirin 9000 5G/4G और Kirin 9000E और क्वालकॉम स्नैपड्रगन प्रोसेसर की सूची #स्नैपड्रगन 888/888 + 5G (2021) मेमोरी कंट्रोलर एलपीडीडीआर5 को सपोर्ट करता है।

एलपीडीडीआर5एक्स
28 जुलाई 2021 को, जेईडीईसी ने JESD209-5B, लो पावर डबल डेटा रेट 5X (एलपीडीडीआर5X) के लिए मानक प्रकाशित किया निम्नलिखित परिवर्तनों के साथ:
 * गति विस्तार 8533 Mbit/s तक
 * TX/RX इक्वलाइजेशन के साथ सिग्नल इंटीग्रिटी में सुधार
 * नए एडेप्टिव रिफ्रेश मैनेजमेंट फीचर के माध्यम से विश्वसनीयता में सुधार
 * प्रीफैच अभी भी 16n पर एलपीडीडीआर5 जैसा ही है

9 नवंबर 2021 को, सैमसंग ने घोषणा की कि कंपनी ने उद्योग का पहला एलपीडीडीआर5x DRAM विकसित किया है। सैमसंग के कार्यान्वयन में 14 एनएम प्रक्रिया नोड पर 16-गीगाबिट (2 जीबी) डाइज सम्मिलित है, जिसमें एक पैकेज में 32 डाइज (64 जीबी) तक के मॉड्यूल सम्मिलित हैं। कंपनी के अनुसार, नए मॉड्यूल एलपीडीडीआर5 के तुल्यता 20 फीसदी कम बिजली का उपयोग करेंगे। आनंदटेक के आंद्रेई फ्रुमुसानू के अनुसार, चिप्स और अन्य उत्पादों पर सिस्टम में एलपीडीडीआर5X उपकरणों की 2023 पीढ़ी के लिए अपेक्षित था।

19 नवंबर 2021 को, माइक्रोन ने घोषणा की कि Mediatek ने Mediatek के डाइमेंशन 9000 5G SoC के लिए अपने एलपीडीडीआर5X DRAM को मान्य कर दिया है।

बाहरी कड़ियाँ

 * Micron
 * Elpida
 * Nanya
 * Samsung
 * जेईडीईसी pages: LOW POWER DOUBLE DATA RATE 3 एसडीआरएएम (एलपीडीडीआर3)