अनुप्रयोग-विशिष्ट एकीकृत परिपथ

एक अनुप्रयोग-विशिष्ट एकीकृत सर्किट) ) एक एकीकृत सर्किट (आईसी) चिप एक विशेष उपयोग के लिए अनुकूलित है, बजाय सामान्य-उद्देश्य उपयोग के लिए।उदाहरण के लिए, डिजिटल वॉयस रिकॉर्डर या उच्च दक्षता वाले वीडियो कोडेक (जैसे एएमडी वीसीई) में चलाने के लिए डिज़ाइन की गई चिप एक एएसआईसी है।#अनुप्रयोग-विशिष्ट मानक उत्पाद | अनुप्रयोग-विशिष्ट मानक उत्पाद (ASSP) चिप ASICs और उद्योग मानक एकीकृत सर्किट के बीच 7400 श्रृंखला या 4000 श्रृंखला के बीच मध्यवर्ती हैं। ASIC चिप्स आमतौर पर MOS एकीकृत सर्किट चिप्स के रूप में धातु-ऑक्साइड-सेमिकंडक्टर (MOS) तकनीक का उपयोग करके गढ़े जाते हैं।

चूंकि फीचर आकार सिकुड़ गए हैं और वर्षों में डिज़ाइन टूल में सुधार हुआ है, एएसआईसी में अधिकतम जटिलता (और इसलिए कार्यक्षमता) संभवतः 5,000 लॉजिक गेट से 100 मिलियन से अधिक हो गई है।आधुनिक ASICs में अक्सर पूरे माइक्रोप्रोसेसर्स, मेमोरी ब्लॉक शामिल हैं जिनमें केवल-केवल मेमोरी शामिल हैं। ROM, रैंडम-एक्सेस मेमोरी | RAM, EEPROM, FLASH मेमोरी और अन्य बड़े बिल्डिंग ब्लॉक।इस तरह के ASIC को अक्सर SOC (सिस्टम-ऑन-चिप) कहा जाता है।डिजिटल ASICs के डिजाइनर अक्सर ASIC की कार्यक्षमता का वर्णन करने के लिए एक हार्डवेयर विवरण भाषा (HDL), जैसे Verilog या VHDL का उपयोग करते हैं।

फील्ड-प्रोग्रामेबल गेट एरेज़ (FPGA) ब्रेडबोर्ड पर आधुनिक समय की प्रौद्योगिकी सुधार हैं, जिसका अर्थ है कि वे ASICs के विपरीत आवेदन-विशिष्ट नहीं हैं।प्रोग्रामेबल लॉजिक ब्लॉक और प्रोग्रामेबल इंटरकनेक्ट्स एक ही FPGA को कई अलग -अलग अनुप्रयोगों में उपयोग करने की अनुमति देते हैं।छोटे डिजाइन या कम उत्पादन संस्करणों के लिए, एफपीजीए एक एएसआईसी डिजाइन की तुलना में अधिक लागत प्रभावी हो सकता है, यहां तक कि उत्पादन में भी।ASIC की गैर-आवर्ती इंजीनियरिंग (NRE) लागत लाखों डॉलर में चल सकती है।इसलिए, डिवाइस निर्माता आमतौर पर प्रोटोटाइपिंग के लिए FPGAs और कम उत्पादन की मात्रा और ASICs के साथ बहुत बड़े उत्पादन संस्करणों के लिए ASICs पसंद करते हैं, जहां NRE लागत को कई उपकरणों में परिशोधन किया जा सकता है।

इतिहास
प्रारंभिक ASICS ने गेट एरे तकनीक का इस्तेमाल किया।1967 तक, फेरेंटी और इंटरडिजाइन प्रारंभिक द्विध्रुवी गेट सरणियों का निर्माण कर रहे थे।1967 में, फेयरचाइल्ड सेमीकंडक्टर ने द्विध्रुवी डायोड -ट्रांसिस्टर लॉजिक (डीटीएल) और ट्रांजिस्टर -ट्रांसिस्टर लॉजिक (टीटीएल) सरणियों के माइक्रोमैट्रिक्स परिवार को पेश किया। पूरक धातु-ऑक्साइड-सेमिकंडक्टर (CMOS) तकनीक ने गेट सरणियों के व्यापक व्यावसायीकरण के लिए दरवाजा खोला।पहले CMOS गेट सरणियों को रॉबर्ट Lipp द्वारा विकसित किया गया था, 1974 में अंतर्राष्ट्रीय माइक्रोकिर्किट्स, इंक। (IMI) के लिए।

1970 के दशक में मेटल-ऑक्साइड-सेमिकंडक्टर (MOS) मानक सेल तकनीक को फेयरचाइल्ड और मोटोरोला द्वारा व्यापार नाम माइक्रोमोसैमिक और पॉलीसेल द्वारा पेश किया गया था।इस तकनीक को बाद में वीएलएसआई टेक्नोलॉजी (1979 की स्थापना) और एलएसआई लॉजिक (1981) द्वारा सफलतापूर्वक व्यवसायीकरण किया गया था।

गेट सरणी सर्किटरी का एक सफल वाणिज्यिक अनुप्रयोग लो-एंड 8-बिट ZX81 और ZX स्पेक्ट्रम पर्सनल कंप्यूटरों में पाया गया, जो 1981 और 1982 में पेश किया गया था। इनका उपयोग सिनक्लेयर रिसर्च (यूके) द्वारा अनिवार्य रूप से कम लागत वाले इनपुट/आउटपुट के रूप में किया गया था।कंप्यूटर के ग्राफिक्स को संभालने के उद्देश्य से I/O समाधान।

एक धातु इंटरकनेक्ट मास्क को अलग करके अनुकूलन हुआ।गेट सरणियों में कुछ हजार फाटकों तक की जटिलताएं थीं;इसे अब मिड-स्केल इंटीग्रेशन कहा जाता है।बाद में संस्करण अधिक सामान्यीकृत हो गए, अलग -अलग आधार के साथ धातु और पॉलीसिलिकॉन दोनों परतों द्वारा अनुकूलित मर जाता है।कुछ आधार मर जाते हैं और रैंडम-एक्सेस मेमोरी (RAM) तत्व भी शामिल हैं।

मानक-कोशिका डिजाइन
1980 के दशक के मध्य में, एक डिजाइनर एक ASIC निर्माता का चयन करेगा और निर्माता से उपलब्ध डिज़ाइन टूल का उपयोग करके अपने डिजाइन को लागू करेगा।जबकि तृतीय-पक्ष डिजाइन उपकरण उपलब्ध थे, विभिन्न एएसआईसी निर्माताओं के लेआउट और वास्तविक अर्धचालक प्रक्रिया प्रदर्शन विशेषताओं के लिए तृतीय-पक्ष डिजाइन टूल से एक प्रभावी लिंक नहीं था।अधिकांश डिजाइनरों ने अपने डिजाइनों के कार्यान्वयन को पूरा करने के लिए कारखाने-विशिष्ट उपकरणों का उपयोग किया।इस समस्या का एक समाधान, जिसमें बहुत अधिक घनत्व डिवाइस भी प्राप्त हुआ, मानक कोशिकाओं का कार्यान्वयन था। प्रत्येक ASIC निर्माता ज्ञात विद्युत विशेषताओं के साथ कार्यात्मक ब्लॉक बना सकता है, जैसे कि प्रसार में देरी, समाई और इंडक्शन, जिसे तृतीय-पक्ष उपकरणों में भी दर्शाया जा सकता है।मानक-सेल डिजाइन बहुत उच्च गेट घनत्व और अच्छे विद्युत प्रदर्शन को प्राप्त करने के लिए इन कार्यात्मक ब्लॉकों का उपयोग है।मानक-सेल डिजाइन के बीच मध्यवर्ती है तथा  इसके गैर-आवर्ती इंजीनियरिंग और आवर्ती घटक लागत के साथ-साथ प्रदर्शन और विकास की गति (बाजार के लिए समय सहित) के संदर्भ में।

1990 के दशक के अंत तक, लॉजिक सिंथेसिस टूल उपलब्ध हो गए। इस तरह के उपकरण एचडीएल विवरण को गेट-लेवल नेटलिस्ट में संकलित कर सकते हैं। स्टैंडर्ड-सेल इंटीग्रेटेड सर्किट (ICS) को निम्नलिखित वैचारिक चरणों में डिज़ाइन किया गया है जिसे इलेक्ट्रॉनिक्स डिजाइन प्रवाह के रूप में संदर्भित किया जाता है, हालांकि ये चरण अभ्यास में काफी हद तक ओवरलैप करते हैं:
 * 1) आवश्यकताएँ इंजीनियरिंग: डिजाइन इंजीनियरों की एक टीम एक नए ASIC के लिए आवश्यक कार्यों की एक गैर-औपचारिक समझ के साथ शुरू होती है, जो आमतौर पर आवश्यकताओं के विश्लेषण से प्राप्त होती है।
 * 2) रजिस्टर-ट्रांसफर स्तर (RTL) डिज़ाइन: डिज़ाइन टीम हार्डवेयर विवरण भाषा का उपयोग करके इन लक्ष्यों को प्राप्त करने के लिए ASIC का विवरण बनाती है। यह प्रक्रिया एक उच्च-स्तरीय प्रोग्रामिंग भाषा में कंप्यूटर प्रोग्राम लिखने के समान है। उच्च-स्तरीय भाषा।
 * 3) कार्यात्मक सत्यापन: उद्देश्य के लिए उपयुक्तता कार्यात्मक सत्यापन द्वारा सत्यापित है। इसमें परीक्षण बेंच, औपचारिक सत्यापन, अनुकरण, या एक समान शुद्ध सॉफ़्टवेयर मॉडल के रूप में, सिमिक्स के रूप में एक समान शुद्ध सॉफ्टवेयर मॉडल के माध्यम से तर्क सिमुलेशन जैसी तकनीक शामिल हो सकती है। प्रत्येक सत्यापन तकनीक के फायदे और नुकसान होते हैं, और सबसे अधिक बार कई तरीकों का उपयोग ASIC सत्यापन के लिए एक साथ किया जाता है। अधिकांश फील्ड-प्रोग्रामेबल गेट सरणी के विपरीत | FPGAs, ASIC को एक बार गढ़े जाने के बाद पुन: प्राप्त नहीं किया जा सकता है और इसलिए ASIC डिजाइन जो पूरी तरह से सही नहीं हैं, वे बहुत अधिक महंगे हैं, पूर्ण परीक्षण कवरेज की आवश्यकता को बढ़ाते हैं।
 * 4) लॉजिक सिंथेसिस: लॉजिक सिंथेसिस आरटीएल डिज़ाइन को एक बड़े संग्रह में बदल देता है जिसे निचले स्तर के निर्माणों को मानक कोशिकाओं कहा जाता है। इन निर्माणों को एक मानक-सेल लाइब्रेरी से लिया जाता है, जिसमें विशिष्ट कार्यों को करने वाले लॉजिक गेट्स के पूर्व-वर्णित संग्रह होते हैं। मानक कोशिकाएं आमतौर पर ASIC के नियोजित निर्माता के लिए विशिष्ट होती हैं। मानक कोशिकाओं के परिणामस्वरूप संग्रह और उनके बीच आवश्यक विद्युत कनेक्शन को गेट-लेवल नेटलिस्ट कहा जाता है।
 * 5) प्लेसमेंट: गेट-लेवल नेटलिस्ट को अगली बार एक प्लेसमेंट टूल द्वारा संसाधित किया जाता है जो मानक कोशिकाओं को एक एकीकृत सर्किट के एक क्षेत्र पर रखता है जो अंतिम एएसआईसी का प्रतिनिधित्व करता है। प्लेसमेंट टूल मानक कोशिकाओं के एक अनुकूलित प्लेसमेंट को खोजने का प्रयास करता है, जो विभिन्न प्रकार के निर्दिष्ट बाधाओं के अधीन है।
 * 6) रूटिंग: एक इलेक्ट्रॉनिक्स रूटिंग टूल मानक कोशिकाओं के भौतिक प्लेसमेंट को लेता है और उनके बीच विद्युत कनेक्शन बनाने के लिए नेटलिस्ट का उपयोग करता है। चूंकि खोज स्थान बड़ा है, इसलिए यह प्रक्रिया विश्व स्तर पर इष्टतम समाधान के बजाय पर्याप्त उत्पादन करेगी। आउटपुट एक ऐसी फ़ाइल है जिसका उपयोग एक अर्धचालक निर्माण सुविधा को सक्षम करने वाले फोटोमास्क का एक सेट बनाने के लिए किया जा सकता है, जिसे आमतौर पर भौतिक एकीकृत सर्किट बनाने के लिए 'फैब' या 'फाउंड्री' कहा जाता है। प्लेसमेंट और रूटिंग को बारीकी से परस्पर जुड़ा हुआ है और इसे सामूहिक रूप से इलेक्ट्रॉनिक्स डिजाइन में जगह और मार्ग कहा जाता है।
 * 7) साइन-ऑफ: अंतिम लेआउट को देखते हुए, सर्किट निष्कर्षण परजीवी प्रतिरोधों और समाई की गणना करता है। एक डिजिटल सर्किट के मामले में, यह तब और अधिक देरी की जानकारी में मैप किया जाएगा जिसमें से सर्किट प्रदर्शन का अनुमान लगाया जा सकता है, आमतौर पर स्थिर समय विश्लेषण द्वारा। यह, और अन्य अंतिम परीक्षण जैसे कि डिज़ाइन नियम जाँच और शक्ति विश्लेषण सामूहिक रूप से साइनऑफ कहा जाता है, यह सुनिश्चित करने के लिए है कि डिवाइस प्रक्रिया, वोल्टेज और तापमान के सभी चरम पर सही ढंग से कार्य करेगा। जब यह परीक्षण पूरा हो जाता है तो फोटोमस्क जानकारी चिप फैब्रिकेशन के लिए जारी की जाती है।

उद्योग में सामान्य कौशल के स्तर के साथ कार्यान्वित ये चरण, लगभग हमेशा एक अंतिम उपकरण का उत्पादन करते हैं जो मूल डिजाइन को सही ढंग से लागू करता है, जब तक कि दोषों को बाद में भौतिक निर्माण प्रक्रिया द्वारा पेश नहीं किया जाता है। डिजाइन प्रवाह भी नामक डिजाइन चरण, मानक उत्पाद डिजाइन के लिए भी सामान्य हैं।महत्वपूर्ण अंतर यह है कि मानक-सेल डिजाइन निर्माता के सेल पुस्तकालयों का उपयोग करता है जो संभावित रूप से सैकड़ों अन्य डिजाइन कार्यान्वयन में उपयोग किए गए हैं और इसलिए एक पूर्ण कस्टम डिजाइन की तुलना में बहुत कम जोखिम हैं।मानक कोशिकाएं एक डिजाइन घनत्व का उत्पादन करती हैं जो लागत-प्रभावी होती है, और वे गेट सरणियों के विपरीत, आईपी कोर और स्टेटिक रैंडम-एक्सेस मेमोरी (एसआरएएम) को प्रभावी ढंग से एकीकृत कर सकते हैं।

गेट-सरणी और अर्ध-कस्टम डिजाइन
गेट एरे डिज़ाइन एक विनिर्माण विधि है जिसमें विसरित परतें होती हैं, जिनमें से प्रत्येक में ट्रांजिस्टर और अन्य सक्रिय उपकरण होते हैं, पूर्वनिर्धारित होते हैं और ऐसे उपकरणों वाले इलेक्ट्रॉनिक्स वेफर्स स्टॉक में आयोजित किए जाते हैं या फैब्रिकेशन प्रक्रिया के धातुकरण चरण से पहले असंबद्ध होते हैं। भौतिक डिजाइन प्रक्रिया अंतिम डिवाइस के लिए इन परतों के अंतर्संबंधों को परिभाषित करती है। अधिकांश ASIC निर्माताओं के लिए, इसमें दो और नौ धातु की परतें होती हैं, जिनमें से प्रत्येक परत के नीचे एक परपेंडिकुलर चलती है। गैर-आवर्ती इंजीनियरिंग लागत पूर्ण कस्टम डिजाइनों की तुलना में बहुत कम है, क्योंकि फोटोलिथोग्राफिक मास्क केवल धातु परतों के लिए आवश्यक हैं। उत्पादन चक्र बहुत कम हैं, क्योंकि धातुकरण एक तुलनात्मक रूप से त्वरित प्रक्रिया है; जिससे बाजार में समय तेजी आ सके।

गेट-सरणी ASICS हमेशा तेजी से डिजाइन और प्रदर्शन के बीच एक समझौता होता है, क्योंकि स्टॉक वेफर के रूप में आयोजित एक निर्माता ने एक दिए गए डिजाइन को मैप करने के रूप में कभी भी 100% सर्किट उपयोग नहीं दिया। अक्सर इंटरकनेक्ट को रूट करने में कठिनाइयों को एक बड़े सरणी डिवाइस पर माइग्रेशन की आवश्यकता होती है, जिसके परिणामस्वरूप टुकड़ा भाग मूल्य में परिणामी वृद्धि होती है। ये कठिनाइयाँ अक्सर इंटरकनेक्ट को विकसित करने के लिए उपयोग किए जाने वाले लेआउट ईडीए सॉफ्टवेयर का एक परिणाम होती हैं।

शुद्ध, लॉजिक-ओनली गेट-सरणी डिज़ाइन को शायद ही कभी सर्किट डिजाइनरों द्वारा लागू किया जाता है, लगभग पूरी तरह से फील्ड-प्रोग्रामेबिलिटी द्वारा प्रतिस्थापित किया गया है। फील्ड-प्रोग्रामेबल डिवाइस। ऐसे उपकरणों में सबसे प्रमुख फील्ड-प्रोग्रामेबल गेट एरेज़ (FPGA) हैं जिन्हें उपयोगकर्ता द्वारा प्रोग्राम किया जा सकता है और इस प्रकार न्यूनतम टूलींग शुल्क, गैर-आवर्ती इंजीनियरिंग, केवल मामूली रूप से बढ़ी हुई टुकड़ा भाग लागत, और तुलनीय प्रदर्शन की पेशकश की जाती है।

आज, गेट एरेस संरचित एएसआईसी में विकसित हो रहे हैं, जिसमें सीपीयू, डिजिटल सिग्नल प्रोसेसर इकाइयां, परिधीय, मानक इंटरफेस, एकीकृत यादें, स्थिर यादृच्छिक-एक्सेस मेमोरी | एसआरएएम, और पुनर्गठन योग्य, बिना रुके लॉजिक जैसे एक बड़े आईपी कोर शामिल हैं। यह शिफ्ट काफी हद तक है क्योंकि ASIC डिवाइस सिस्टम कार्यक्षमता के बड़े ब्लॉकों को एकीकृत करने में सक्षम हैं, और एक चिप (SOCS) पर सिस्टम को गोंद तर्क, संचार सबसिस्टम (जैसे कि चिप पर नेटवर्क), परिधीय और अन्य घटक केवल कार्यात्मक इकाइयों के बजाय और अन्य घटकों की आवश्यकता होती है और बुनियादी अंतर्संबंध।

क्षेत्र में उनके लगातार उपयोग में, ASICs का उल्लेख करते समय शब्द गेट सरणी और अर्ध-कस्टम पर्यायवाची हैं। प्रोसेस इंजीनियर अधिक सामान्यतः सेमी-कस्टम शब्द का उपयोग करते हैं, जबकि गेट-सरणी का उपयोग आमतौर पर लॉजिक (या गेट-लेवल) डिजाइनरों द्वारा किया जाता है।

फुल-कस्टम डिज़ाइन
इसके विपरीत, फुल-कस्टम एएसआईसी डिज़ाइन डिवाइस के सभी फोटोलिथोग्राफिक परतों को परिभाषित करता है। पूर्ण-कस्टम डिजाइन का उपयोग ASIC डिजाइन और मानक उत्पाद डिजाइन दोनों के लिए किया जाता है।

पूर्ण-कस्टम डिज़ाइन के लाभों में कम क्षेत्र (और इसलिए आवर्ती घटक लागत), प्रदर्शन में सुधार, और एनालॉग घटकों और अन्य पूर्व-डिज़ाइन किए गए अन्य पूर्व-डिज़ाइन को एकीकृत करने की क्षमता शामिल है-और इस प्रकार पूरी तरह से सत्यापित- उप-मानकों, जैसे कि माइक्रोप्रोसेसर कोर, वह रूप ए। एक चिप पर सिस्टम।

पूर्ण-कस्टम डिज़ाइन के नुकसान में वृद्धि हुई विनिर्माण और डिजाइन का समय, गैर-आवर्ती इंजीनियरिंग लागत में वृद्धि, कंप्यूटर एडेड डिजाइन (सीएडी) और इलेक्ट्रॉनिक डिजाइन स्वचालन प्रणाली में अधिक जटिलता और बहुत अधिक कौशल आवश्यकता शामिल हो सकती है। रूपांकन समूह।

डिजिटल-केवल डिजाइनों के लिए, हालांकि, मानक-सेल सेल लाइब्रेरी, आधुनिक सीएडी सिस्टम के साथ मिलकर, कम जोखिम के साथ काफी प्रदर्शन/लागत लाभ प्रदान कर सकते हैं। स्वचालित लेआउट उपकरण त्वरित और उपयोग करने में आसान हैं और डिजाइन के किसी भी प्रदर्शन-सीमित पहलू को मैन्युअल रूप से हाथ से ट्वीक या मैन्युअल रूप से अनुकूलित करने की संभावना भी प्रदान करते हैं।

यह विशेष रूप से एक डिजाइन के लिए बुनियादी तर्क गेट्स, सर्किट या लेआउट का उपयोग करके डिज़ाइन किया गया है।

संरचित डिजाइन
संरचित ASIC डिजाइन (जिसे प्लेटफ़ॉर्म ASIC डिज़ाइन के रूप में भी जाना जाता है) अर्धचालक उद्योग में एक अपेक्षाकृत नई प्रवृत्ति है, जिसके परिणामस्वरूप इसकी परिभाषा में कुछ भिन्नता है।हालांकि, एक संरचित एएसआईसी का मूल आधार यह है कि दोनों विनिर्माण चक्र समय और डिजाइन चक्र समय को सेल-आधारित एएसआईसी की तुलना में कम किया जाता है, पूर्व-परिभाषित धातु परतों (इस प्रकार विनिर्माण समय को कम करने) और पूर्व-वर्णकरण के आधार परसिलिकॉन पर है (इस प्रकार डिजाइन चक्र समय को कम कर रहा है)।

एम्बेडेड सिस्टम की नींव से परिभाषा में कहा गया है कि: "In a "structured ASIC" design, the logic mask-layers of a device are predefined by the ASIC vendor (or in some cases by a third party). Design differentiation and customization is achieved by creating custom metal layers that create custom connections between predefined lower-layer logic elements. "Structured ASIC" technology is seen as bridging the gap between field-programmable gate arrays and "standard-cell" ASIC designs. Because only a small number of chip layers must be custom-produced, "structured ASIC" designs have much smaller non-recurring expenditures (NRE) than "standard-cell" or "full-custom" chips, which require that a full mask set be produced for every design."

यह प्रभावी रूप से एक गेट सरणी के समान परिभाषा है। एक गेट सरणी से एक संरचित एएसआईसी को अलग करता है कि एक गेट सरणी में, पूर्वनिर्धारित धातु की परतें विनिर्माण को तेजी से बदलने के लिए काम करती हैं। एक संरचित एएसआईसी में, पूर्वनिर्धारित धातुकरण का उपयोग मुख्य रूप से मास्क सेट की लागत को कम करने के साथ -साथ डिजाइन चक्र समय को काफी कम करने के लिए है।

उदाहरण के लिए, एक सेल-आधारित या गेट-सरणी डिजाइन में उपयोगकर्ता को अक्सर शक्ति, घड़ी और परीक्षण संरचनाओं को डिजाइन करना चाहिए। इसके विपरीत, ये अधिकांश संरचित ASICs में पूर्वनिर्धारित हैं और इसलिए गेट-सरणी आधारित डिजाइनों की तुलना में डिजाइनर के लिए समय और खर्च को बचा सकते हैं। इसी तरह, संरचित एएसआईसी के लिए उपयोग किए जाने वाले डिज़ाइन टूल सेल-आधारित टूल की तुलना में उपयोग करने के लिए काफी कम लागत और आसान (तेज) हो सकते हैं, क्योंकि उन्हें उन सभी कार्यों को करने की आवश्यकता नहीं है जो सेल-आधारित उपकरण करते हैं। कुछ मामलों में, संरचित एएसआईसी विक्रेता को अपने डिवाइस (जैसे, कस्टम भौतिक संश्लेषण) के लिए अनुकूलित उपकरणों की आवश्यकता होती है, इसका उपयोग किया जाता है, साथ ही डिजाइन को अधिक तेज़ी से विनिर्माण में लाने की अनुमति देता है।

सेल लाइब्रेरी, आईपी-आधारित डिज़ाइन, हार्ड और सॉफ्ट मैक्रोज़
तार्किक आदिमों के सेल पुस्तकालयों को आमतौर पर डिवाइस निर्माता द्वारा सेवा के हिस्से के रूप में प्रदान किया जाता है। यद्यपि वे कोई अतिरिक्त लागत नहीं लेंगे, लेकिन उनकी रिहाई को एक गैर-प्रकटीकरण समझौते (एनडीए) की शर्तों द्वारा कवर किया जाएगा और उन्हें निर्माता द्वारा बौद्धिक संपदा माना जाएगा। आमतौर पर, उनके भौतिक डिजाइन को पूर्व-परिभाषित किया जाएगा ताकि उन्हें हार्ड मैक्रो कहा जा सके।

ज्यादातर इंजीनियर बौद्धिक संपदा के रूप में क्या समझते हैं, आईपी कोर हैं, एक बड़े एएसआईसी के उप-घटक के रूप में तीसरे पक्ष से खरीदे गए डिजाइन। उन्हें एक हार्डवेयर विवरण भाषा (अक्सर एक नरम मैक्रो कहा जाता है) के रूप में प्रदान किया जा सकता है, या एक पूरी तरह से रूटेड डिज़ाइन के रूप में जो सीधे एएसआईसी के मास्क पर मुद्रित किया जा सकता है (अक्सर एक हार्ड मैक्रो कहा जाता है)। कई संगठन अब इस तरह के पूर्व-डिज़ाइन किए गए कोर-CPU, ईथरनेट, USB या टेलीफोन इंटरफेस बेचते हैं-और बड़े संगठनों के पास संगठन के बाकी हिस्सों के लिए कोर का उत्पादन करने के लिए एक संपूर्ण विभाग या डिवीजन हो सकता है। कंपनी आर्म (एडवांस्ड RISC मशीनें) केवल IP कोर बेचती हैं, जिससे यह एक fabless निर्माता बन जाता है।

दरअसल, संरचित एएसआईसी डिजाइन में अब उपलब्ध कार्यों की विस्तृत श्रृंखला 1990 के दशक के अंत और 2000 के दशक की शुरुआत में इलेक्ट्रॉनिक्स में अभूतपूर्व सुधार का परिणाम है; एक कोर के रूप में बनाने के लिए बहुत समय और निवेश लगता है, इसका पुन: उपयोग और आगे विकास उत्पाद चक्र के समय को नाटकीय रूप से काटता है और बेहतर उत्पाद बनाता है। इसके अतिरिक्त, ओपन-सोर्स हार्डवेयर संगठन जैसे कि OpenCores मुफ्त IP कोर एकत्र कर रहे हैं, हार्डवेयर डिज़ाइन में ओपन-सोर्स सॉफ़्टवेयर आंदोलन को समानांतर कर रहे हैं।

सॉफ्ट मैक्रोज़ अक्सर प्रक्रिया-स्वतंत्र होते हैं (यानी उन्हें विनिर्माण प्रक्रियाओं और विभिन्न निर्माताओं की एक विस्तृत श्रृंखला पर गढ़ा जा सकता है)। हार्ड मैक्रोज़ प्रक्रिया-सीमित हैं और आमतौर पर आगे के डिजाइन प्रयास को एक अलग प्रक्रिया या निर्माता के लिए माइग्रेट (पोर्ट) के लिए निवेश किया जाना चाहिए।

मल्टी-प्रोजेक्ट वेफर्स
कुछ निर्माता और आईसी डिज़ाइन हाउस मल्टी-प्रोजेक्ट वेफर सर्विस (MPW) को कम लागत वाले प्रोटोटाइप प्राप्त करने की एक विधि के रूप में प्रदान करते हैं।अक्सर शटल कहा जाता है, ये MPW, जिसमें कई डिज़ाइन होते हैं, एक कट और गो के आधार पर नियमित, अनुसूचित अंतराल पर चलते हैं, आमतौर पर निर्माता की ओर से सीमित देयता के साथ।अनुबंध में नंगे मरने या विधानसभा और मुट्ठी भर उपकरणों की पैकेजिंग शामिल है।सेवा में आमतौर पर एक भौतिक डिजाइन डेटाबेस (यानी मास्किंग सूचना या पैटर्न जनरेशन (पीजी) टेप) की आपूर्ति शामिल होती है।निर्माता को अक्सर इस प्रक्रिया में कम भागीदारी के कारण सिलिकॉन फाउंड्री के रूप में संदर्भित किया जाता है।

अनुप्रयोग-विशिष्ट मानक उत्पाद
एक अनुप्रयोग-विशिष्ट मानक उत्पाद या ASSP एक एकीकृत सर्किट है जो एक विशिष्ट फ़ंक्शन को लागू करता है जो एक विस्तृत बाजार में अपील करता है।ASICs के विपरीत जो कार्यों के एक संग्रह को जोड़ते हैं और एक ग्राहक द्वारा या उसके लिए डिज़ाइन किए गए हैं, ASSPs ऑफ-द-शेल्फ घटकों के रूप में उपलब्ध हैं।ऑटोमोटिव से लेकर संचार तक, सभी उद्योगों में ASSP का उपयोग किया जाता है। एक सामान्य नियम के रूप में, यदि आप डेटा बुक में एक डिज़ाइन पा सकते हैं, तो यह शायद ASIC नहीं है, लेकिन कुछ अपवाद हैं। उदाहरण के लिए, दो आईसीएस जिन्हें एएसआईसी नहीं माना जा सकता है या नहीं माना जा सकता है, एक पीसी के लिए एक कंट्रोलर चिप और एक मॉडेम के लिए एक चिप है।ये दोनों उदाहरण एक एप्लिकेशन के लिए विशिष्ट हैं (जो एक ASIC की विशिष्ट है) लेकिन कई अलग -अलग सिस्टम विक्रेताओं (जो मानक भागों की विशिष्ट है) को बेचे जाते हैं।इस तरह के ASIC को कभी-कभी एप्लिकेशन-विशिष्ट मानक उत्पाद (ASSP) कहा जाता है।

ASSP के उदाहरण ENCODING/DECODING चिप, ईथरनेट नेटवर्क इंटरफ़ेस कंट्रोलर चिप, आदि हैं।

IEEE एक ASSP पत्रिका प्रकाशित करता था, जिसे 1990 में IEEE सिग्नल प्रोसेसिंग मैगज़ीन में बदल दिया गया था।

यह भी देखें

 * आवेदन-विशिष्ट अनुदेश सेट प्रोसेसर (ASIP)
 * कॉम्प्लेक्स प्रोग्रामेबल लॉजिक डिवाइस (CPLD)
 * इलेक्ट्रॉनिक डिजाइन स्वचालन (EDA या ECAD)
 * फील्ड-प्रोग्रामेबल गेट एरे (FPGA)
 * मल्टी-प्रोजेक्ट चिप (एमपीसी)
 * बहुत बड़े पैमाने पर एकीकरण (VLSI)
 * सिस्टम-ऑन-ए-चिप (SOC)
 * मुख्य रूप से हार्डवेयर में आधारित कंप्यूटिंग के अवलोकन के लिए हार्डवेयर त्वरण

बाहरी संबंध


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