एकीकृत एडीसी

एकीकृत एडीसी (Integrating ADC) एक प्रकार का एनालॉग-टू-डिजिटल कनवर्टर है जो एक इंटीग्रेटर के उपयोग के माध्यम से एक अज्ञात इनपुट वोल्टेज (V) को डिजिटल प्रतिनिधित्व में परिवर्तित करता है। अपने बुनियादी कार्यान्वयन में दोहरे-ढलान कनवर्टर अज्ञात इनपुट वोल्टेज (V) को इंटीग्रेटर के इनपुट पर लागू किया जाता है एवं एक निश्चित समय अवधि के लिए बढ़ाने की अनुमति दी जाती है। एकीकृत एडीसी (ADC) में विपरीत ध्रुवीयता का ज्ञात संदर्भ वोल्टेज (V) इंटीग्रेटर पर लागू किया जाता हैI जब तक इंटीग्रेटर आउटपुट शून्य पर लौटता है तब तक वृद्धि की अनुमति दी जाती है। इनपुट वोल्टेज (V) की गणना संदर्भ वोल्टेज (V) के एक फ़ंक्शन के रूप में की जाती हैI रन-डाउन समय आमतौर पर कनवर्टर की घड़ी की इकाइयों से मापा जाता हैI एकीकरण समय उच्च संकल्पों के लिए अनुमति देता है।

एकीकृत एडीसी (ADC) में कन्वर्टर्स उच्च वियोजन प्राप्त कर सकते हैं कन्वर्टर्स की गति अच्छी हुई तो यह क्रिया संचारित होती हैI इस कारण ये कन्वर्टर्स ऑडियो या सिग्नल प्रोसेसिंग अनुप्रयोगों में नहीं पाए जाते हैं। उनका उपयोग आमतौर पर डिजिटल वोल्टमीटर और अन्य उपकरणों तक सीमित होता है जिनमें अत्यधिक सटीक माप की आवश्यकता है।

बुनियादी डिजाइन: डबल स्लोप एडीसी (ADC) (ADC)
बुनियादी एकीकृत एडीसी (ADC) (ADC) सर्किट में एक इंटीग्रेटर होता हैI मापे जाने वाले वोल्टेज (V) के बीच चयन करने के लिए एक स्विच और संदर्भ वोल्टेज (V) होता है जो यह निर्धारित करता है कि संलग्निका और उपायों को एकीकृत करने में कितना समय लगेगाI तुलनित्र विधि का पता लगाने के लिए कार्यान्वयन के आधार पर नियंत्रक होते हैंI इंटीग्रेटर कैपेसिटर के समानांतर में स्विच भी मौजूद होता है ताकि इंटीग्रेटर को रीसेट किया जा सके। नियंत्रक के इनपुट में एक घड़ी समय को मापने और तुलनित्र के आउटपुट का पता लगाने के लिए उपयोग की जाती हैI जब इंटीग्रेटर का आउटपुट शून्य पहुंच जाता हैI

रूपांतरण दो चरणों में होता हैI रन-अप चरण जहां इंटीग्रेटर के लिए इनपुट को मापा जाने वाला वोल्टेज (V) है और रन-डाउन चरण जहां इंटीग्रेटर का इनपुट ज्ञात संदर्भ वोल्टेज (V) है। रन-अप चरण के दौरान स्विच इंटीग्रेटर के इनपुट के रूप में वोल्टेज (V) का चयन करता है। इंटीग्रेटर को इंटीग्रेटर कैपेसिटर पर चार्ज की अनुमति देने के लिए निश्चित अवधि के लिए रैंप करने की अनुमति है। रन-डाउन चरण के दौरान स्विच इंटीग्रेटर के इनपुट के रूप में संदर्भ वोल्टेज (V) का चयन करता है। इंटीग्रेटर के आउटपुट को शून्य पर लौटने के लिए जो समय लगता है उसे इस चरण के दौरान मापा जाता है।

इंटीग्रेटर वोल्टेज (V) को नीचे संचारित करने के लिए संदर्भ वोल्टेज (V) को इनपुट वोल्टेज (V) के विपरीत ध्रुवीयता की आवश्यकता होती है। ज्यादातर मामलों में सकारात्मक इनपुट वोल्टेज (V) के लिए इसका मतलब है कि संदर्भ वोल्टेज (V) नकारात्मक होगा। सकारात्मक और नकारात्मक इनपुट वोल्टेज (V) दोनों को संभालने के लिए एक सकारात्मक और नकारात्मक संदर्भ वोल्टेज (V) की आवश्यकता होती है। रन-डाउन चरण के दौरान उपयोग करने के लिए किस संदर्भ का चयन रन-अप चरण के अंत में इंटीग्रेटर आउटपुट की ध्रुवीयता पर आधारित होगा। इंटीग्रेटर के आउटपुट के लिए मूल समीकरण (एक निरंतर इनपुट मानते हुए) है:


 * $$V_\text{out} = -\frac{V_\text{in}}{RC} t_\text{int} + V_\text{initial}$$

यह मानते हुए कि प्रत्येक रूपांतरण की शुरुआत में प्रारंभिक इंटीग्रेटर वोल्टेज (V) शून्य है और रन डाउन अवधि के अंत में इंटीग्रेटर वोल्टेज (V) शून्य होगाI हमारे पास निम्नलिखित दो समीकरण हैं जो रूपांतरण के दो चरणों के दौरान इंटीग्रेटर के आउटपुट को कवर करते हैंI


 * $$V_\text{out-up} = -\frac{V_\text{in}}{RC} t_{u}$$
 * $$V_\text{out-down} = -\frac{V_\text{ref}}{RC} t_{d}$$
 * $$V_\text{out-up} + V_\text{out-down} = 0$$

अज्ञात इनपुट वोल्टेज (V) के लिए दो समीकरणों को जोड़ा और हल किया जा सकता है $$V_{in}$$
 * $$V_\text{in} = -V_\text{ref}\frac{t_{d}}{t_{u}}$$

समीकरण से एडीसी (ADC) को एकीकृत करने वाले दोहरे-ढलान के लाभों में से स्पष्ट हो जाता है कि माप सर्किट तत्वों (R और C) के मूल्यों से स्वतंत्र है।हालांकि इसका मतलब यह नहीं है कि आर और सी के मूल्य एडीसी (ADC) को एकीकृत करने वाले दोहरे-ढलान के डिजाइन में महत्वहीन हैंI

ध्यान दें कि दाईं ओर ग्राफ में, वोल्टेज (V) को रन-अप चरण के दौरान और रन-डाउन चरण के दौरान नीचे जाने के रूप में दिखाया गया है।वास्तव में, क्योंकि इंटीग्रेटर एक नकारात्मक प्रतिक्रिया कॉन्फ़िगरेशन में ओपी-एम्प का उपयोग करता है, एक सकारात्मक लागू करता है $$V_\text{in}$$ इंटीग्रेटर के आउटपुट को नीचे जाने का कारण होगा।रन-अप चरण के दौरान इंटीग्रेटर कैपेसिटर को चार्ज जोड़ने और रन-डाउन चरण के दौरान चार्ज को हटाने की प्रक्रिया को अधिक सटीक रूप से संदर्भित करता है।

एडीसी (ADC) को एकीकृत करने वाले ड्यूल-स्लोप का संकल्प मुख्य रूप से रन-डाउन अवधि की लंबाई और समय माप संकल्प (यानी, नियंत्रक की घड़ी की आवृत्ति) द्वारा निर्धारित किया जाता है।आवश्यक रिज़ॉल्यूशन (बिट्स की संख्या में) एक पूर्ण पैमाने पर इनपुट के लिए रन-डाउन अवधि की न्यूनतम लंबाई निर्धारित करता है (उदा: $$V_\text{in} = -V_\text{ref}$$):


 * $$t_{d} = \frac{2^r}{f_\text{clk}}$$

पूर्ण पैमाने पर इनपुट के माप के दौरान इंटीग्रेटर के आउटपुट का ढलान रन-अप और रन-डाउन चरणों के दौरान समान होगा। इसका तात्पर्य यह भी है कि रन-अप अवधि और रन-डाउन अवधि का समय समान होगाI

($$t_{u} = t_{d}$$) और यह कि कुल माप समय होगा $$2t_{d}$$इसलिए पूर्ण पैमाने पर इनपुट के लिए कुल माप समय वांछित रिज़ॉल्यूशन और नियंत्रक की घड़ी की आवृत्ति पर आधारित होगाI


 * $$t_{m} = 2\frac{2^r}{f_\text{clk}}$$

आमतौर पर रन-अप समय को 100 एमएस (ms) की तरह मुख्य आवृत्ति में से एक के रूप में चुना जाता हैI जैसे कि 100 एमएस (ms) और इस प्रकार प्रति सेकंड 3.3 रूपांतरण जैसे कुछ रन-डाउन और रीसेट चरण प्रत्येक 100 एमएस (ms) लेते हैं।आवृत्ति प्रतिक्रिया में एकीकरण समय और इसके हार्मोनिक्स पर 1 शून्य है तो सुपरइम्पोज़्ड मेन ह्यूम को दबा दिया जाता है।रन-डाउन के लिए 100 एमएस (ms) और 1 एनबीएस मेगाहर्ट्ज घड़ी के साथ 100,000 गिनती सैद्धांतिक संकल्प में परिणाम के तौर पर यह प्रक्रिया संचारित होगी।आवेदन के आधार पर कम एकीकरण और तदनुसार कम रिज़ॉल्यूशन संभव है।

सीमाएँ
एडीसी (ADC) को एकीकृत करने वाले दोहरे ढलान के रिज़ॉल्यूशन की अधिकतम सीमाएं हैं। लंबे समय तक माप के समय या तेज घड़ियों का उपयोग करके बुनियादी दोहरे-ढलान एडीसी (ADC) के संकल्प को मनमाने ढंग से उच्च मूल्यों के लिए बढ़ाना संभव नहीं है।


 * एकीकृत एम्पलीफायर की सीमा वोल्टेज (V) रेल इंटीग्रेटर के आउटपुट वोल्टेज (V) को सीमित करता है। बहुत लंबे समय तक इंटीग्रेटर से जुड़ा एक इनपुट अंततः ओपी एएमपी को आउटपुट को कुछ अधिकतम मूल्य तक सीमित करने का कारण बनेगा जिससे रन-डाउन समय के आधार पर कोई भी गणना अर्थहीन हो जाएगी। इसलिए इंटीग्रेटर रोकनेवाला और संधारित्र को ओपी-एएमपी के वोल्टेज (V) रेल संदर्भ वोल्टेज (V) और अपेक्षित पूर्ण-पैमाने पर इनपुट और वांछित संकल्प को प्राप्त करने के लिए आवश्यक सबसे लंबे समय तक रन-अप समय के आधार पर सावधानी से चुना जाता है।
 * तुलनित्र की सटीकता नल डिटेक्टर के रूप में उपयोग की जाती है। जब इंटीग्रेटर का आउटपुट शून्य तक पहुंच गया हो तो वाइडबैंड सर्किट शोर तुलनित्र की क्षमता को सीमित करता हैI गोके का सुझाव है कि एक विशिष्ट सीमा 1 मिलीवोल्ट का एक तुलनित्र संकल्प है।
 * इंटीग्रेटर के संधारित्र की गुणवत्ता यद्यपि एकीकृत संधारित्र को पूरी तरह से रैखिक की आवश्यकता नहीं है लेकिन इसे समय-अपरिवर्तनीय होने की आवश्यकता है। सीमाओं के अंत में रैखिकता त्रुटियों का कारण बनता है।

संवर्द्धन
एडीसी (ADC) को एकीकृत करने वाले दोहरे-ढलान के मूल डिजाइन की रैखिकता, रूपांतरण गति और संकल्प में एक सीमाएं हैं।इन्हें कुछ हद तक दूर करने के लिए बुनियादी डिजाइन में कई संशोधन किए गए हैं।

उन्नत दोहरी ढलान
बुनियादी दोहरे-ढलान डिजाइन का रन-अप चरण समय की एक निश्चित अवधि के लिए इनपुट वोल्टेज (V) को एकीकृत करता है। यह अज्ञात राशि को इंटीग्रेटर के संधारित्र पर निर्माण करने की अनुमति देता है। रन-डाउन चरण का उपयोग अज्ञात वोल्टेज (V) को निर्धारित करने के लिए आंका जाता है I संदर्भ वोल्टेज (V) के बराबर पूर्ण पैमाने पर इनपुट के लिए माप समय का आधा हिस्सा रन-अप चरण में खर्च किया जाता है।रन-अप चरण में खर्च किए गए समय की मात्रा को कम करने से कुल माप समय कम हो सकता है। वोल्टेज (V) का सामान्य कार्यान्वयन वोल्टेज (V) के रूप में दो बार एक इनपुट रेंज का उपयोग करता है।

रन-अप समय को कम करने का एक सरल तरीका उस दर को बढ़ाना है जो इनपुट पर उपयोग किए गए अवरोधक के आकार को कम करके इंटीग्रेटर कैपेसिटर पर जमा करता है।यह अभी भी एक ही कुल राशि संचय की अनुमति देता हैI लेकिन यह कार्य बहुत ही कम अवधि में किया जाता हैI इनपुट वोल्टेज (V) की गणना के लिए निम्नलिखित समीकरण में रन-डाउन चरण परिणाम के लिए एक ही एल्गोरिथ्म का उपयोग किया गया है I($$V_\text{in}$$):


 * $$V_\text{in} = -V_\text{ref}\frac{R_{a}}{R_{b}} \frac{t_{d}}{t_{u}}$$

ध्यान दें कि यह समीकरण बुनियादी दोहरे-ढलान कनवर्टर के समीकरण के विपरीत इंटीग्रेटर प्रतिरोधों के मूल्यों पर निर्भर करता है। इससे अधिक महत्वपूर्ण बात ये है कि दो प्रतिरोध मूल्यों के अनुपात पर यह बात निर्भर करती है।यह संशोधन कनवर्टर के परिकलन को बेहतर बनाने के लिए किसी नई रणनीत पर काम नहीं करता है I

मल्टी-स्लोप रन-अप
रन-अप चरण का उद्देश्य रन-डाउन चरण के दौरान आंकने वाले इंटीग्रेटर के लिए इनपुट को आनुपातिक रूप से जोड़ा जाता है। कनवर्टर के समाधान को बेहतर बनाने के लिए एक विधि रन-अप चरण के दौरान एकीकृत एम्पलीफायर की सीमा की कृतिम रूप से वृद्धि की जाती है I

इंटीग्रेटर क्षमता को बढ़ाने का एक तरीका हैI रन-अप चरण के दौरान समय-समय पर चार्ज की ज्ञात मात्रा को जोड़ना या घटाना ताकि इंटीग्रेटर के आउटपुट को इंटीग्रेटर एम्पलीफायर की सीमा के भीतर रखा जा सके।

कुल संचित चार्ज अज्ञात इनपुट वोल्टेज (V) द्वारा पेश किया गया चार्ज है और जो कि जोड़े गए या घटाए गए ज्ञात शुल्कों का योग है। दाईं ओर दिखाया गया सर्किट आरेख इस बात का उदाहरण है कि मल्टी-स्लोप रन-अप को कैसे लागू किया जा सकता है।रन-अप के दौरान अज्ञात इनपुट वोल्टेज (V),$$V_\text{in}$$, हमेशा इंटीग्रेटर पर लागू होता है।दो स्वतंत्र स्विच द्वारा नियंत्रित सकारात्मक और नकारात्मक संदर्भ वोल्टेज (V) अपनी सीमा के भीतर इंटीग्रेटर के आउटपुट को रखने के लिए आवश्यकतानुसार चार्ज को जोड़ते और घटाते हैं। संदर्भ प्रतिरोध,$$R_{p}$$ तथा $$R_{n}$$ आवश्यक रूप से छोटे हैं $$R_{i}$$ यह सुनिश्चित करने के लिए कि संदर्भ इनपुट द्वारा शुरू किए गए चार्ज को पार कर सकते हैं। इंटीग्रेटर के आउटपुट से जुड़े एक तुलनित्र का उपयोग यह तय करने के लिए किया जाता है कि किस संदर्भ वोल्टेज (V) को लागू किया जाना चाहिए। यह एक अपेक्षाकृत सरल एल्गोरिथ्म हो सकता हैI

कंट्रोलर इस बात पर नज़र रखता है कि संदर्भ वोल्टेज (V) के परिणामस्वरूप इंटीग्रेटर कैपेसिटर पर कितना अतिरिक्त चार्ज रखा गया था (या हटाए गए) पर प्रत्येक स्विच को कितनी बार चालू किया जाता है।

मल्टी-स्लोप रन-डाउन का उपयोग अक्सर मल्टी-स्लोप रन-अप के संयोजन में किया जाता है। मल्टी-स्लोप रन-अप इंटीग्रेटर पर अपेक्षाकृत छोटे कैपेसिटर की अनुमति देता हैI इस प्रकार यह एक अपेक्षाकृत खड़ी ढलान के साथ शुरू होता हैI इस प्रकार यह वास्तव में अधिक क्रमिक ढलानों का उपयोग करने का विकल्प होता है।

दाईं ओर दर्शाये गए चित्र में ऐसे मल्टी-स्लोप रन-अप के दौरान इंटीग्रेटर से सैंपल आउटपुट का एक ग्राफ है। प्रत्येक धराशायी लंबवत रेखा नियंत्रक द्वारा एक निर्णय बिंदु का प्रतिनिधित्व करती है जहां यह आउटपुट की ध्रुवीयता का नमूना लेती है और इनपुट पर सकारात्मक या नकारात्मक संदर्भ वोल्टेज (V) लागू करने का विकल्प चुनती हैi आदर्श रूप से रन-अप अवधि के अंत में इंटीग्रेटर के आउटपुट वोल्टेज (V) को निम्नलिखित समीकरण द्वारा दर्शाया जा सकता हैi


 * $$V_\text{out} = -\frac{1}{C} \left(\frac{N V_\text{in} t_\Delta}{R_{i}} + \frac{N_{p} V_\text{ref} t_\Delta}{R_{p}} - \frac{N_{n} V_\text{ref} t_\Delta}{R_{n}}\right)$$

कहाँ पे $$t_\Delta$$ नमूना अवधि है, $$N_{p}$$ उन अवधियों की संख्या है जिनमें सकारात्मक संदर्भ में स्विच किया जाता हैI $$N_{n}$$ उन अवधियों की संख्या है जिनमें नकारात्मक संदर्भ में स्विच किया जाता हैI $$N$$ रन-अप चरण में अवधि की कुल संख्या है।

रन-अप के दौरान प्राप्त संकल्प रन-अप एल्गोरिथ्म की अवधि की संख्या द्वारा दिया जाता है। मल्टी-स्लोप रन-अप कई फायदे के साथ आता हैI
 * जैसा कि एनालॉग संग्रहीत चार्ज बहुत छोटा होता हैI एकीकरण संधारित्र हो सकता है I इस प्रकार एक ही चार्ज के लिए इंटीग्रेटर आउटपुट पर एक उच्च वोल्टेज (V) मौजूद होता है। यह तुलनित्र शोर को कम महत्वपूर्ण बनाता है I छोटे शुल्कों को हल किया जा सकता है।
 * संधारित्र में संग्रहीत कम चार्ज के साथ ढांकता हुआ अवशोषण का प्रभाव कम होता है। यह दोहरे-ढलान एडीसी (ADC) के लिए रैखिकता त्रुटि के एक प्रमुख स्रोत को कम करता है।
 * कम चार्ज के साथ रन-डाउन काफी तेज हो सकता है। परिणाम का हिस्सा पहले से ही रन-अप के दौरान प्राप्त होता है।
 * रन-अप एल्गोरिथ्म में चक्रों की संख्या को बदलकर रन-अप चरण की लंबाई बिना किसी समस्या के विविध हो सकती हैI एक ही हार्डवेयर का उपयोग कम रिज़ॉल्यूशन या उच्च रिज़ॉल्यूशन के साथ धीमी गति से रूपांतरण के साथ तेजी से रूपांतरण के लिए किया जा सकता है।


 * एकीकरण प्रक्रिया में एडीसी (ADC) कम लचीला होता हैI आदर्श रूप से मल्टी-स्लोप रन-अप को अनिश्चित काल तक जारी रखना संभव है लंबे समय तक रन-अप का उपयोग करके कनवर्टर के संकल्प को मनमाने ढंग से उच्च स्तर तक बढ़ाना संभव नहीं है। मल्टी-स्लोप रन-अप में त्रुटि को स्विच को नियंत्रित करने वाली प्रक्रिया से सम्बोधित किया जाता हैI स्विच के बीच क्रॉस-कपलिंग, अनपेक्षित स्विच चार्ज इंजेक्शन, संदर्भों में बेमेल त्रुटियाँ सावधानीपूर्वक संचालन से कम की जा सकती हैं । विशेष रूप से रन-अप के दौरान प्रत्येक स्विच को लगातार कई बार सक्रिय किया जाना चाहिए। वर्णन में ऊपर बताया गया एल्गोरिथ्म ऐसा नहीं करता हैI इंटीग्रेटर आवश्यकतानुसार आउटपुट टॉगल को स्विच करता है। कोई भी आउटपुट ऑफसेट जो स्विचिंग त्रुटि का परिणाम है उसे मापा जा सकता है I फिर परिणामस्वरुप संख्यात्मक रूप से घटाया जा सकता है।

मल्टी-स्लोप रन-डाउन
सरल, सिंगल-स्लोप रन-डाउन धीमा है।आमतौर पर रन डाउन टाइम को क्लॉक टिक्स में मापा जाता हैI इसलिए चार अंकों के रिज़ॉल्यूशन को प्राप्त करने के लिए रन डाउन समय को 10,000 घड़ी चक्रों के रूप में लंबे समय तक बनाये रख सकता हैI एक मल्टी-स्लोप रन-डाउन सटीकता बिना माप को गति दे सकता है।4 ढलान दरों का उपयोग करके पिछले की तुलना में दस से अधिक क्रमिक शक्ति हैंI चार अंकों के रिज़ॉल्यूशन को लगभग 40 घड़ी टिक्स में प्राप्त किया जा सकता हैI

दाईं ओर दिखाया गया सर्किट एक मल्टी-स्लोप रन-डाउन सर्किट का एक उदाहरण है जिसमें चार रन-डाउन ढलान हैंI जिनमें से प्रत्येक पिछले की तुलना में दस गुना अधिक क्रमिक है।कौन सा स्लोप का चयन हो ये बात प्रणाली के स्विच पर निर्भर करती है I स्विच युक्त $$R_{d}/1000$$ सबसे अधिक ढलान का चयन करता है (यानी, इंटीग्रेटर आउटपुट को शून्य की ओर ले जाने का कारण होगा)।रन-डाउन अंतराल की शुरुआत में अज्ञात इनपुट को सर्किट से कनेक्टेड स्विच को खोलकर हटा दिया जाता हैI प्रणाली की पूर्ण प्रक्रिया के अंतर्गत इंटीग्रेटर का आउटपुट शून्य तक पहुंच जाता हैI $$R_{d}/1000$$ स्विच खोला जाता है और अगला ढलान को बंद करके चुना जाता हैI प्रत्येक ढलान के लिए रन-डाउन समय का संयोजन अज्ञात इनपुट के मूल्य को निर्धारित करता है।संक्षेप मे प्रत्येक ढलान परिणाम के लिए संकल्प का एक अंक जोड़ता है।

मल्टी-स्लोप रन-डाउन का उपयोग अक्सर मल्टी-स्लोप रन-अप के साथ संयोजन में किया जाता है।मल्टी-स्लोप रन-अप इंटीग्रेटर में अपेक्षाकृत छोटे संधारित्र के लिए अनुमति देता है Iएक साधारण रन-अप (जैसे डुअल-स्लोप एडीसी (ADC) में) के साथ एक मल्टी-स्लोप रन डाउन का उपयोग करना संभव हैI प्रणाली की सीमित प्रक्रिया के चलते  प्रारंभिक चरण के लिए पहले से ही अपेक्षाकृत छोटे ढलान द्वारा सीमित और बहुत छोटे ढलानों के लिए पर्याप्त स्थान नहीं दिया जाताI

उदाहरण सर्किट में ढलान प्रतिरोधक 10 के कारक से भिन्न होते हैं। यह मान जिसे आधार के रूप में जाना जाता हैI जैसा कि नीचे बताया गया कि ($$B$$) कोई भी मूल्य हो सकता है। आधार का विकल्प कनवर्टर की गति को प्रभावित करता हैI सर्किट वांछित संकल्प को प्राप्त करने के लिए आवश्यक ढलानों की संख्या निर्धारित करता है।

इस डिजाइन के आधार की यह धारणा है कि रन-डाउन अंतराल के अंत में शून्य क्रॉसिंग क्रियान्वित किया जाना था ।कनवर्टर की घड़ी के आधार पर तुलनित्र के आवधिक नमूने के कारण यह प्रक्रिया सच हो पायी।यदि हम मानते हैं कि कनवर्टर एक ढलान से एक ही घड़ी चक्र में एक ढलान से स्विच करता है तो किसी दिए गए ढलान के लिए ओवरशूट की अधिकतम मात्रा एक घड़ी की अवधि में सबसे बड़ा इंटीग्रेटर का आउटपुट परिवर्तित हो जायेगा I


 * $$V_\Delta = \frac{V_\text{ref}}{RC} \frac{1}{f_\text{clk}}$$

इस ओवरशूट को दूर करने के लिए अगले ढलान को इससे अधिक की आवश्यकता नहीं होगीI $$B$$ घड़ी चक्र जो रन-डाउन के कुल समय पर बाउंड लगाने में मदद करता है। पहले रन डाउन के लिए समय (सबसे अधिक ढलान का उपयोग करके) अज्ञात इनपुट (यानी, रन-अप चरण के दौरान इंटीग्रेटर कैपेसिटर पर रखे गए आवेश की मात्रा) पर निर्भर है।


 * $$T_\text{first} = \left\lceil \frac{V_\text{max} CR_{s1} f_\text{clk}}{V_\text{ref}} \right\rceil$$

$$T_\text{first}$$ पहले ढलान के लिए घड़ी की अवधि की अधिकतम संख्या हैI $$V_\text{max}$$ रन-डाउन चरण की शुरुआत में अधिकतम इंटीग्रेटर वोल्टेज (V) है I "$$R_{s1}$$" पहले ढलान के लिए इस्तेमाल किया जाने वाला अवरोधक है।

ढलान के शेष भाग में चयनित आधार पर सीमित अवधि होती है इसलिए रूपांतरण का शेष समय कनवर्टर घड़ी की अवधि में हैI


 * $$T_{d} \le B(N - 1)$$

जहां पर $$N$$ ढलान की संख्या है।

मल्टी-स्लोप रन-डाउन के दौरान मापा समय अंतराल को मापा वोल्टेज (V) में परिवर्तित करना मल्टी-स्लोप रन-अप वृद्धि में उपयोग किए जाने वाले चार्ज-बैलेंसिंग विधि के समान है। प्रत्येक ढलान इंटीग्रेटर कैपेसिटर के लिए ज्ञात मात्रा को जोड़ता है या घटाता है। रन-अप ने इंटीग्रेटर में कुछ निर्देशित संपर्क के युग्म हैंI रन-डाउन के दौरान पहला ढलान बड़ी मात्रा में मूल्य को घटाता हैI प्रत्येक बाद की ढलान के साथ पिछले ढलान के विपरीत दिशा में एक छोटी राशि को आगे बढ़ाता है।ढलान की अवधि के लिए आनुपातिक समीकरण


 * $$Q_\text{slope} = \pm \frac{V_\text{ref} T_\text{slope}}{R_\text{slope} f_\text{clk}}$$

$$T_\text{slope}$$ आवश्यक रूप से एक पूर्णांक है जो आदर्श रूप $$B$$ या उससे कम होगाI दूसरे और बाद के ढलानों के लिए उदाहरण के रूप में ऊपर सर्किट का उपयोग करते हुए दूसरा ढलान $$R_{d}/100$$ निम्नलिखित चार्ज में योगदान कर सकते हैंI $$Q_{slope2}$$, इंटीग्रेटर के लिए


 * $$\frac{100 V_\text{ref}}{R_{d} f_\text{clk}} \le Q_\text{slope2} \le \frac{1000 V_\text{ref}}{R_{d} f_\text{clk}}$$ के चरणों में $$\frac{100 V_\text{ref}}{R_{d} f_\text{clk}}$$

$$B$$ पहले ढलान के सबसे छोटे कदम के बराबर सबसे बड़े मान या प्रति ढलान के संकल्प के आधार पर ढलानों की संख्या का प्रतिनिधित्व कर सकते हैंI $$N$$ आधार और आवश्यक संकल्प के संदर्भ में $$M$$


 * $$N = \log_B M$$

दूसरे और बाद में ढलान के लिए आवश्यक रन-डाउन समय का प्रतिनिधित्व करने वाले समीकरण में इसे वापस प्रतिस्थापित का समीकरण


 * $$T_{d} \le B(\log_B(M) - 1)$$

उपरोक्त समीकरण यह दर्शाता है कि ई के आधार का उपयोग करके न्यूनतम रन-डाउन समय प्राप्त किया जा सकता है। 2 या 4 का आधार अधिक सामान्य होगा।यह आधार परिणाम की गणना में जटिलता के संदर्भ में उपयुक्त नेटवर्क खोजने के लिए दोनों का उपयोग करना मुश्किल हो सकता हैI

अवशेष ADC
मल्टी-स्लोप रन-अप जैसे रन-अप एन्हांसमेंट का उपयोग करते समय जहां रन-अप चरण के दौरान कनवर्टर के रिज़ॉल्यूशन के एक हिस्से को हल किया जाता हैI एक दूसरे प्रकार के एनालॉग का उपयोग करके टू-डिजिटल कनवर्टर रन-डाउन चरण को पूरी तरह से समाप्त करना संभव है। एक मल्टी-स्लोप रन-अप रूपांतरण के रन-अप चरण के अंत में अभी भी इंटीग्रेटर के संधारित्र पर अज्ञात राशि शेष राशि होगी।इस अज्ञात चार्ज को निर्धारित करने के लिए एक पारंपरिक रन-डाउन चरण का उपयोग करने के बजाय अज्ञात वोल्टेज (V) को सीधे एक दूसरे कनवर्टर द्वारा परिवर्तित किया जा सकता हैI अज्ञात इनपुट वोल्टेज (V) को निर्धारित करने के लिए रन-अप चरण से परिणाम के साथ संयुक्त किया जा सकता है।

यह मानते हुए कि ऊपर वर्णित मल्टी-स्लोप रन-अप का उपयोग किया जा रहा हैI इनपुट वोल्टेज (V) मल्टी-स्लोप रन-अप काउंटरों से संबंधित हो सकता हैI $$N_{p}$$ तथा $$N_{n}$$और मापा इंटीग्रेटर आउटपुट वोल्टेज (V), $$V_{out}$$ निम्नलिखित समीकरण का उपयोग करना चाहिए I


 * $$V_\text{in} = \frac{1}{N t_\Delta} R_{i} \left(-\dfrac{N_{p} V_\text{ref} t_\Delta}{R_{p}} + \dfrac{N_{n} V_\text{ref} t_\Delta}{R_{n}} - C V_\text{out} \right)$$

यह समीकरण आदर्श घटकों को मानने वाले इनपुट वोल्टेज (V) की सैद्धांतिक गणना का प्रतिनिधित्व करता है।चूंकि समीकरण सर्किट के लगभग सभी मापदंडों पर निर्भर करता हैI संदर्भ धाराओं में कोई भी संस्करण, इंटीग्रेटर कैपेसिटर या अन्य मान परिणाम में त्रुटियों का परिचय देंगे। एक अंशांकन कारक आमतौर मापा त्रुटियों के लिए जिम्मेदार होता हैI

रन-डाउन चरण को पूरी तरह से समाप्त करने के लिए उपयोग किए जाने के बजाय अवशेष एडीसी (ADC) का उपयोग रन-डाउन चरण को अधिक सटीक बनाने के लिए भी किया जा सकता हैI एक पारंपरिक रन-डाउन चरण के साथ रन-डाउन समय माप अवधि शून्य वोल्ट के माध्यम से इंटीग्रेटर आउटपुट क्रॉसिंग के साथ समाप्त होती है।एक तुलनित्र का उपयोग करके शून्य क्रॉसिंग का पता लगाने में शामिल एक निश्चित मात्रा में त्रुटि होती हैI (जैसा कि ऊपर बताई गई बुनियादी दोहरे-ढलान डिजाइन के शॉर्ट-कॉमिंग्स में से एक है)एक इंटीग्रेटर आउटपुट (उदाहरण के लिए कनवर्टर कंट्रोलर की घड़ी के साथ सिंक्रनाइज़) को तेजी से नमूना लेने के लिए अवशेष एडीसी (ADC) का उपयोग करके एक वोल्टेज (V) रीडिंग को शून्य क्रॉसिंग के तुरंत बाद लिया जा सकता हैI (जैसा कि एक तुलनित्र के साथ मापा जाता है)चूंकि इंटीग्रेटर वोल्टेज (V) की ढलान रन-डाउन चरण के दौरान स्थिर हैI दो वोल्टेज (V) माप को एक प्रक्षेप फ़ंक्शन के लिए इनपुट के रूप में उपयोग किया जा सकता है जो शून्य-क्रॉसिंग के समय को अधिक सटीक रूप से निर्धारित करता हैI

अप्रतिहत-एकीकृत कनवर्टर
इनमें से कुछ संवर्द्धन को बुनियादी दोहरे-ढलान डिजाइन (अर्थात् मल्टी-स्लोप रन-अप और अवशेष एडीसी (ADC)) में मिलाकर एक एकीकृत एनालॉग-टू-डिजिटल कनवर्टर का निर्माण करना संभव है जो बिना आवश्यकता के निरंतर संचालन करने में सक्षम हैI । वैचारिक रूप से रन-डाउन अंतराल मल्टी-स्लोप रन-अप एल्गोरिथ्म को लगातार संचालित करने की अनुमति देती है। रूपांतरण शुरू करने के लिए दो चीजें एक साथ होती हैंi जिसमें अवशेष एडीसी (ADC) का उपयोग वर्तमान में इंटीग्रेटर कैपेसिटर पर अनुमानित शुल्क को मापने के लिए किया जाता है और मल्टी-स्लोप रन-अप की निगरानी करने वाले काउंटरों को रीसेट किया जाता है।एक रूपांतरण अवधि के अंत में, एक और अवशेष एडीसी (ADC) रीडिंग लिया जाता है और मल्टी-स्लोप रन-अप काउंटरों के मूल्यों को नोट किया जाता है।

अज्ञात इनपुट की गणना अवशेष एडीसी (ADC) के लिए उपयोग किए जाने वाले समान समीकरण का उपयोग करके की जाती हैI इसमें दो आउटपुट वोल्टेज (V) शामिल हैं I $$V_{out1}$$ रूपांतरण की शुरुआत में मापा इंटीग्रेटर वोल्टेज (V) का प्रतिनिधित्व करना और $$V_{out2}$$ रूपांतरण के अंत में मापा इंटीग्रेटर वोल्टेज (V) का प्रतिनिधित्व करना जैसे इनपुट शामिल हैं I


 * $$V_\text{in} = \frac{1}{N t_\Delta} R_i \left (-\frac{N_p V_\text{ref} t_\Delta}{R_p} + \frac{N_n V_\text{ref} t_\Delta}{R_n} - C \left( V_\text{out2} - V_\text{out1} \right)\right)$$

इस तरह के एक निरंतर-एकीकृत कनवर्टर एक डेल्टा-सिग्मा मॉड्यूलेशन के समान है।

अंशांकन
कनवर्टर को एकीकृत करने वाले ड्यूल-स्लोप के अधिकांश वेरिएंट में कनवर्टर का प्रदर्शन सर्किट मापदंडों में से एक या अधिक पर निर्भर है। मूल डिजाइन के मामले में, कनवर्टर का आउटपुट संदर्भ वोल्टेज (V) के संदर्भ में है। अधिक उन्नत डिजाइनों में सर्किट में उपयोग किए जाने वाले एक या एक से अधिक प्रतिरोधकों पर या इंटीग्रेटर कैपेसिटर पर उपयोग किए जाने पर निर्भरताएं भी होती हैं। सभी मामलों में यहां तक ​​कि महंगे सटीक घटकों का उपयोग करते हुए अन्य प्रभाव हो सकते हैंI जो सामान्य दोहरे-ढलान समीकरणों या किसी भी घटक पर आवृत्ति या तापमान निर्भरता पर प्रभाव के लिए जिम्मेदार नहीं हैं। इनमें से किसी भी विविधता के परिणामस्वरूप कनवर्टर के आउटपुट में त्रुटि होती है। सबसे अच्छे मामले में यह केवल लाभ या ऑफसेट त्रुटि है।

कुछ अंशांकन को कनवर्टर के लिए आंतरिक किया जा सकता हैI इस प्रकार का अंशांकन हर बार कनवर्टर को चालू करने के लिए किया जाता हैI समय समय पर जब कनवर्टर चल रहा होता है या केवल तब जब एक विशेष अंशांकन मोड दर्ज किया जाता है। एक अन्य प्रकार के अंशांकन के लिए ज्ञात मात्रा (जैसे, वोल्टेज (V) मानकों या सटीक प्रतिरोध संदर्भ) के बाहरी आदानों की आवश्यकता होती है और आमतौर पर बार -बार किया जाता हैI सामान्य परिस्थितियों में उपयोग किए जाने वाले उपकरणों के लिए हर साल, अधिक बार जब मेट्रोलॉजी अनुप्रयोगों में उपयोग किया जाता है।

इस प्रकार की त्रुटि में से ऑफसेट त्रुटि सही करने के लिए सबसे सरल हैI यह अक्सर समय -समय पर जमीन क्षमता के माप लेने से कनवर्टर के लिए आंतरिक किया जाता है। आदर्श रूप से जमीन को मापने से हमेशा शून्य आउटपुट होता है। कोई भी गैर-शून्य आउटपुट कनवर्टर में ऑफसेट त्रुटि को इंगित करता है।  यदि जमीन के माप के परिणामस्वरूप 0.001 वोल्ट का उत्पादन होता है तो कोई यह मान सकता है कि सभी माप एक ही राशि से ऑफसेट हो जाएंगे और बाद के सभी परिणामों से 0.001 को घटा सकते हैं।

लाभ त्रुटि को इसी तरह से मापा जा सकता है और आंतरिक रूप से ठीक किया जा सकता हैI वोल्टेज (V) संदर्भ या संदर्भ से सीधे प्राप्त वोल्टेज (V) का उपयोग कनवर्टर के इनपुट के रूप में किया जा सकता है। यदि यह धारणा है कि वोल्टेज (V) संदर्भ सटीक हैI कनवर्टर की सहिष्णुता के भीतर या वोल्टेज (V) संदर्भ को बाहरी रूप से वोल्टेज (V) मानक के खिलाफ कैलिब्रेट किया गया है तो माप में कोई भी त्रुटि कनवर्टर में लाभ त्रुटि होगी। उदाहरण के लिए एक कनवर्टर के 5 वोल्ट संदर्भ के माप के परिणामस्वरूप 5.3 वोल्ट ,'किसी भी ऑफसेट त्रुटि के लिए लेखांकन के बाद" का उत्पादन हुआ तो 0.94 (5 / 5.3) का लाभ गुणक किसी भी माप परिणामों पर लागू किया जा सकता है।

यह भी देखें

 * एनॉलॉग से डिजिटल परिवर्तित करने वाला उपकरण
 * वोल्टमीटर