डायनेमिक रैंडम-एक्सेस मेमोरी

डायनेमिक रैंडम-एक्सेस मेमोरी (डायनामिक रैम या डीआरएएम) एक प्रकार की रैंडम-एक्सेस मेमोरी है | रैंडम-एक्सेस अर्धचालक स्मृति  जो प्रत्येक  अंश  डेटा को मेमोरी सेल (कंप्यूटिंग) में संग्रहीत करती है, जिसमें आमतौर पर एक छोटा कैपेसिटर और एक ट्रांजिस्टर दोनों शामिल होते हैं। आमतौर पर मेटल-ऑक्साइड-सेमीकंडक्टर (एमओएस) तकनीक पर आधारित है। जबकि अधिकांश DRAM मेमोरी सेल डिज़ाइन एक कैपेसिटर और ट्रांजिस्टर का उपयोग करते हैं, कुछ केवल दो ट्रांजिस्टर का उपयोग करते हैं। उन डिज़ाइनों में जहां संधारित्र का उपयोग किया जाता है, संधारित्र को या तो चार्ज किया जा सकता है या डिस्चार्ज किया जा सकता है; इन दो अवस्थाओं को बिट के दो मानों का प्रतिनिधित्व करने के लिए लिया जाता है, जिन्हें पारंपरिक रूप से 0 और 1 कहा जाता है। कैपेसिटर पर विद्युत आवेश धीरे-धीरे दूर हो जाता है; हस्तक्षेप के बिना संधारित्र पर मौजूद डेटा जल्द ही नष्ट हो जाएगा। इसे रोकने के लिए, DRAM को एक बाहरी  [[स्मृति ताज़ा ]] सर्किट की आवश्यकता होती है जो समय-समय पर कैपेसिटर में डेटा को फिर से लिखता है, उन्हें उनके मूल चार्ज पर पुनर्स्थापित करता है। यह रिफ्रेश प्रक्रिया स्थैतिक रैंडम-एक्सेस मेमोरी (SRAM) के विपरीत, डायनेमिक रैंडम-एक्सेस मेमोरी की परिभाषित विशेषता है, जिसमें डेटा को रिफ्रेश करने की आवश्यकता नहीं होती है। फ्लैश मेमोरी के विपरीत, DRAM अस्थिर मेमोरी (बनाम गैर-वाष्पशील मेमोरी) है, क्योंकि बिजली हटा दिए जाने पर यह अपना डेटा जल्दी खो देता है। हालाँकि, DRAM सीमित डेटा अवशेष प्रदर्शित करता है।

DRAM आम तौर पर एक एकीकृत सर्किट चिप का रूप लेता है, जिसमें दर्जनों से अरबों DRAM मेमोरी सेल शामिल हो सकते हैं। DRAM चिप्स का व्यापक रूप से डिजिटल इलेक्ट्रॉनिक्स में उपयोग किया जाता है जहां कम लागत और उच्च क्षमता वाली कंप्यूटर मेमोरी की आवश्यकता होती है। DRAM के लिए सबसे बड़े अनुप्रयोगों में से एक आधुनिक कंप्यूटर और चित्रोपमा पत्रक  में मुख्य मेमोरी (बोलचाल की भाषा में RAM कहा जाता है) है (जहां मुख्य मेमोरी को वीडियो रैंडम एक्सेस मेमोरी कहा जाता है)। इसका उपयोग कई पोर्टेबल डिवाइस और वीडियो गेम कंसोल में भी किया जाता है। इसके विपरीत, SRAM, जो DRAM की तुलना में तेज़ और अधिक महंगा है, आमतौर पर उपयोग किया जाता है जहां गति लागत और आकार से अधिक चिंता का विषय है, जैसे कि केंद्रीय प्रसंस्करण इकाइयों में सीपीयू कैश।

DRAM को ताज़ा करने की आवश्यकता SRAM की तुलना में अधिक जटिल सर्किटरी और समय की मांग करती है। इसकी भरपाई DRAM मेमोरी कोशिकाओं की संरचनात्मक सादगी से होती है: SRAM में चार या छह ट्रांजिस्टर की तुलना में प्रति बिट केवल एक ट्रांजिस्टर और एक कैपेसिटर की आवश्यकता होती है। यह DRAM को प्रति बिट लागत में एक साथ कमी के साथ बहुत उच्च कंप्यूटर भंडारण घनत्व तक पहुंचने की अनुमति देता है। डेटा को ताज़ा करने से बिजली की खपत होती है और समग्र बिजली खपत को प्रबंधित करने के लिए विभिन्न तकनीकों का उपयोग किया जाता है।

2017 में DRAM की कीमत-प्रति-बिट में 47% की वृद्धि हुई, जो 1988 में 45% की बढ़ोतरी के बाद 30 वर्षों में सबसे बड़ी छलांग है, जबकि हाल के वर्षों में कीमत कम हो रही है। 2018 में, DRAM बाज़ार की एक प्रमुख विशेषता यह है कि वर्तमान में केवल तीन प्रमुख आपूर्तिकर्ता हैं - माइक्रोन टेक्नोलॉजी, एसके हाइनिक्स और सैमसंग इलेक्ट्रॉनिक्स जो अपनी क्षमता पर काफी कड़ा नियंत्रण रख रहे हैं। किओचिया (2017 स्पिन-ऑफ के बाद पहले तोशीबा  मेमोरी कॉर्पोरेशन) भी है। अन्य निर्माता डीआईएमएम (लेकिन उनमें डीआरएएम चिप्स नहीं) बनाते और बेचते हैं, जैसे कि किंग्स्टन टेक्नोलॉजी, और कुछ निर्माता जो स्टैक्ड DRAM (उदाहरण के लिए सबसे तेज़ एक्सास्केल सुपर कंप्यूटर में प्रयुक्त) बेचते हैं, जैसे  वाइकिंग प्रौद्योगिकी । अन्य ऐसे उत्पादों को अन्य उत्पादों में एकीकृत करके बेचते हैं, जैसे द्रोह अपने सीपीयू में, एएमडी जीपीयू में, और ए NVIDIA, अपने कुछ जीपीयू चिप्स में एचबीएम2 के साथ।

इतिहास
द्वितीय विश्व युद्ध के दौरान बैलेचली पार्क में उपयोग की जाने वाली क्रिप्ट विश्लेषण मशीन कोड-नाम एक्वेरियस में एक हार्ड-वायर्ड गतिशील मेमोरी शामिल थी। पेपर टेप पढ़ा गया और उस पर मौजूद पात्रों को एक गतिशील स्टोर में याद किया गया। ... स्टोर ने कैपेसिटर के एक बड़े बैंक का उपयोग किया, जो या तो चार्ज किया गया था या नहीं, एक चार्ज कैपेसिटर क्रॉस (1) और एक अनचार्ज कैपेसिटर डॉट (0) का प्रतिनिधित्व करता था। चूंकि चार्ज धीरे-धीरे लीक हो गया था, इसलिए अभी भी चार्ज किए गए चार्ज को ऊपर करने के लिए एक आवधिक पल्स लागू किया गया था (इसलिए 'गतिशील' शब्द)। तोशिबा ने अपने इलेक्ट्रॉनिक कैलकुलेटर टोस्कल BC-1411 के लिए एक गतिशील रैम का आविष्कार किया और पेश किया, जिसे नवंबर 1965 में पेश किया गया था। इसमें असतत द्विध्रुवी ट्रांजिस्टर मेमोरी कोशिकाओं से निर्मित कैपेसिटिव DRAM (180 बिट) का एक रूप इस्तेमाल किया गया। 1967 में तोशिबा के तोमोहिसा योशिमारू और हिरोशी कोमिकावा ने प्रारंभिक जापानी आवेदन के कारण मई, 1966 की प्राथमिकता के साथ इस अवधारणा के अमेरिकी पेटेंट के लिए आवेदन किया था। ऊपर उल्लिखित DRAM के शुरुआती रूपों में द्विध्रुवी ट्रांजिस्टर का उपयोग किया गया था। हालाँकि इसने चुंबकीय-कोर मेमोरी की तुलना में बेहतर प्रदर्शन की पेशकश की, द्विध्रुवी DRAM तत्कालीन प्रमुख चुंबकीय-कोर मेमोरी की कम कीमत के साथ प्रतिस्पर्धा नहीं कर सका। कैपेसिटर का उपयोग पहले की मेमोरी योजनाओं के लिए भी किया गया था, जैसे कि एटानासॉफ़-बेरी कंप्यूटर के ड्रम, विलियम्स ट्यूब और चयनकर्ता ट्यूब 1966 में, आईबीएम थॉमस जे. वाटसन रिसर्च सेंटर में डॉ. रॉबर्ट डेनार्ड एमओएस मेमोरी पर काम कर रहे थे और एसआरएएम का एक विकल्प बनाने की कोशिश कर रहे थे जिसके लिए प्रत्येक बिट डेटा के लिए छह एमओएस ट्रांजिस्टर की आवश्यकता थी। एमओएस प्रौद्योगिकी की विशेषताओं की जांच करते समय, उन्होंने पाया कि यह कैपेसिटर बनाने में सक्षम है, और एमओएस कैपेसिटर पर चार्ज या कोई चार्ज संग्रहीत करना बिट के 1 और 0 का प्रतिनिधित्व कर सकता है, जबकि एमओएस ट्रांजिस्टर चार्ज लिखने को नियंत्रित कर सकता है संधारित्र इससे उनके एकल-ट्रांजिस्टर MOS DRAM मेमोरी सेल का विकास हुआ। उन्होंने 1967 में एक पेटेंट दायर किया, और उन्हें अमेरिकी पेटेंट नंबर 3,387,286 प्रदान किया गया। 1968. एमओएस मेमोरी चुंबकीय-कोर मेमोरी की तुलना में उच्च प्रदर्शन प्रदान करती थी, सस्ती थी और कम बिजली की खपत करती थी। एमओएस डीआरएएम चिप्स का व्यवसायीकरण 1969 में एडवांस्ड मेमोरी सिस्टम्स, इंक ऑफ सनीवेल, कैलिफोर्निया|सनीवेल, सीए द्वारा किया गया था। यह 1024 बिट चिप हनीवेल, रेथियॉन, वांग प्रयोगशालाएँ और अन्य को बेची गई थी। उसी वर्ष, हनीवेल ने इंटेल से उनके द्वारा विकसित तीन-ट्रांजिस्टर सेल का उपयोग करके एक DRAM बनाने के लिए कहा। यह 1970 की शुरुआत में इंटेल 1102 बन गया। हालाँकि, 1102 में कई समस्याएँ थीं, जिससे हनीवेल के साथ टकराव से बचने के लिए इंटेल को गुप्त रूप से अपने स्वयं के बेहतर डिज़ाइन पर काम शुरू करना पड़ा। फोटोमास्क के पांचवें संशोधन तक कम उपज की प्रारंभिक समस्याओं के बावजूद, अक्टूबर 1970 में यह पहला व्यावसायिक रूप से उपलब्ध DRAM, Intel 1103 बन गया। 1103 को जोएल कार्प द्वारा डिज़ाइन किया गया था और पैट इयरहार्ट द्वारा तैयार किया गया था। मुखौटे बारबरा मानेस और जूडी गार्सिया द्वारा काटे गए थे। MOS मेमोरी ने 1970 के दशक की शुरुआत में प्रमुख मेमोरी तकनीक के रूप में मैग्नेटिक-कोर मेमोरी को पीछे छोड़ दिया।

मल्टीप्लेक्स पंक्ति और कॉलम पता बस  के साथ पहला DRAM पुल MK4096 4 Kbit DRAM था जिसे रॉबर्ट प्रोबस्टिंग द्वारा डिज़ाइन किया गया था और 1973 में पेश किया गया था। यह एड्रेसिंग स्कीम मेमोरी सेल के पते के निचले आधे और उच्च आधे हिस्से को प्राप्त करने के लिए समान एड्रेस पिन का उपयोग करती है। संदर्भित किया जा रहा है, बारी-बारी से बस चक्रों पर दो हिस्सों के बीच स्विच करना। यह एक क्रांतिकारी प्रगति थी, जिसने आवश्यक पता पंक्तियों की संख्या को प्रभावी ढंग से आधा कर दिया, जिससे यह कम पिन वाले पैकेजों में फिट होने में सक्षम हो गया, एक लागत लाभ जो मेमोरी आकार में हर उछाल के साथ बढ़ता गया। MK4096 ग्राहक अनुप्रयोगों के लिए एक बहुत ही मजबूत डिज़ाइन साबित हुआ। 16 Kbit घनत्व पर, लागत लाभ बढ़ गया; 16 Kbit मोस्टेक MK4116 DRAM,  1976 में पेश किया गया, दुनिया भर में DRAM बाजार में 75% से अधिक हिस्सेदारी हासिल की। हालाँकि, जैसे ही 1980 के दशक की शुरुआत में घनत्व 64 Kbit तक बढ़ गया, मोस्टेक और अन्य अमेरिकी निर्माता जापानी DRAM निर्माताओं से आगे निकल गए, जो 1980 और 1990 के दशक के दौरान अमेरिका और दुनिया भर के बाजारों पर हावी थे।

1985 की शुरुआत में, गॉर्डन मूर ने इंटेल को DRAM के उत्पादन से हटाने का निर्णय लिया। 1986 तक, संयुक्त राज्य अमेरिका के सभी चिप निर्माताओं ने DRAM बनाना बंद कर दिया था। 1985 में, जब 64K DRAM मेमोरी चिप्स कंप्यूटर में उपयोग की जाने वाली सबसे आम मेमोरी चिप्स थीं, और जब उनमें से 60 प्रतिशत से अधिक चिप्स जापानी कंपनियों द्वारा उत्पादित किए गए थे, तो संयुक्त राज्य अमेरिका में सेमीकंडक्टर निर्माताओं ने जापानी कंपनियों पर ड्राइविंग के उद्देश्य से निर्यात डंपिंग का आरोप लगाया था। संयुक्त राज्य अमेरिका में निर्माता कमोडिटी मेमोरी चिप व्यवसाय से बाहर हो गए। 64K उत्पाद की कीमतें 18 महीनों के भीतर $3.50 से गिरकर 35 सेंट प्रति यूनिट तक कम हो गईं, जिसके कुछ अमेरिकी फर्मों के लिए विनाशकारी वित्तीय परिणाम हुए। 4 दिसंबर 1985 को अमेरिकी वाणिज्य विभाग के अंतर्राष्ट्रीय व्यापार प्रशासन ने शिकायत के पक्ष में फैसला सुनाया। सिंक्रोनस डायनेमिक रैंडम-एक्सेस मेमोरी (एसडीआरएएम)  SAMSUNG  द्वारा विकसित किया गया था। पहली व्यावसायिक SDRAM चिप सैमसंग KM48SL2000 थी, जिसकी क्षमता 16 थी वह पीता है और 1992 में पेश किया गया था। पहली व्यावसायिक DDR SDRAM (दुगनी डाटा दर SDRAM) मेमोरी चिप सैमसंग की 64 थीएमबी डीडीआर एसडीआरएएम चिप, 1998 में जारी की गई। बाद में, 2001 में, जापानी DRAM निर्माताओं ने कोरियाई DRAM निर्माताओं पर डंपिंग का आरोप लगाया। 2002 में, अमेरिकी कंप्यूटर निर्माताओं ने DRAM मूल्य निर्धारण के दावे किए।

संचालन के सिद्धांत
DRAM आमतौर पर चार्ज स्टोरेज कोशिकाओं की एक आयताकार सरणी में व्यवस्थित होती है जिसमें प्रति डेटा बिट एक कैपेसिटर और ट्रांजिस्टर होता है। दाईं ओर का चित्र चार-बाय-चार सेल मैट्रिक्स के साथ एक सरल उदाहरण दिखाता है। कुछ DRAM मैट्रिसेस ऊंचाई और चौड़ाई में कई हजारों सेल होते हैं। प्रत्येक पंक्ति को जोड़ने वाली लंबी क्षैतिज रेखाओं को शब्द-रेखाएँ कहा जाता है। कोशिकाओं का प्रत्येक स्तंभ दो बिट-लाइनों से बना होता है, प्रत्येक स्तंभ में प्रत्येक अन्य भंडारण सेल से जुड़ा होता है (दाईं ओर के चित्रण में यह महत्वपूर्ण विवरण शामिल नहीं है)। इन्हें आम तौर पर + और − बिट लाइनों के रूप में जाना जाता है।

एक इंद्रिय प्रवर्धक  अनिवार्य रूप से बिट-लाइनों के बीच क्रॉस-कनेक्टेड इन्वर्टर (लॉजिक गेट) की एक जोड़ी है। पहला इन्वर्टर + बिट-लाइन से इनपुट और आउटपुट से - बिट-लाइन से जुड़ा है। दूसरे इन्वर्टर का इनपुट - बिट-लाइन से आउटपुट के साथ + बिट-लाइन तक होता है। इसके परिणामस्वरूप सकारात्मक प्रतिक्रिया प्राप्त होती है जो एक बिट-लाइन के पूरी तरह से उच्चतम वोल्टेज पर होने और दूसरी बिट-लाइन के न्यूनतम संभव वोल्टेज पर होने के बाद स्थिर हो जाती है।

DRAM स्टोरेज सेल से डेटा बिट को पढ़ने के लिए ऑपरेशन

 * 1) इंद्रिय प्रवर्धक डिस्कनेक्ट हो गए हैं।
 * 2) बिट-लाइनों को बिल्कुल समान वोल्टेज के लिए प्रीचार्ज किया जाता है जो उच्च और निम्न तर्क स्तरों के बीच होते हैं (उदाहरण के लिए, 0.5 वी यदि दो स्तर 0 और 1 वी हैं)। कैपेसिटेंस को बराबर रखने के लिए बिट-लाइनें भौतिक रूप से सममित होती हैं, और इसलिए इस समय उनके वोल्टेज बराबर होते हैं। # प्रीचार्ज सर्किट बंद है। क्योंकि बिट-लाइनें अपेक्षाकृत लंबी होती हैं, उनमें थोड़े समय के लिए प्रीचार्ज्ड वोल्टेज को बनाए रखने के लिए पर्याप्त क्षमता होती है। यह  गतिशील तर्क (डिजिटल तर्क)  का एक उदाहरण है। # सेल के स्टोरेज कैपेसिटर को उसकी बिट-लाइन से जोड़ने के लिए वांछित पंक्ति की वर्ड-लाइन को ऊपर की ओर संचालित किया जाता है। यह ट्रांजिस्टर को संचालित करने का कारण बनता है, स्टोरेज सेल से इलेक्ट्रिक चार्ज को कनेक्टेड बिट-लाइन (यदि संग्रहीत मान 1 है) या कनेक्टेड बिट-लाइन से स्टोरेज सेल (यदि संग्रहीत मान 0 है) में स्थानांतरित करता है। चूंकि बिट-लाइन की कैपेसिटेंस आमतौर पर स्टोरेज सेल की कैपेसिटेंस से बहुत अधिक होती है, यदि स्टोरेज सेल के कैपेसिटर को डिस्चार्ज किया जाता है तो बिट-लाइन पर वोल्टेज बहुत थोड़ा बढ़ जाता है और स्टोरेज सेल चार्ज होने पर बहुत थोड़ा कम हो जाता है (उदाहरण के लिए, दो मामलों में 0.54 और 0.45 वी)। चूँकि दूसरी बिट-लाइन 0.50 V रखती है, इसलिए दो मुड़ी हुई बिट-लाइनों के बीच एक छोटा वोल्टेज अंतर होता है। # सेंस एम्पलीफायर अब बिट-लाइन जोड़े से जुड़े हुए हैं। तब क्रॉस-कनेक्टेड इनवर्टर से सकारात्मक प्रतिक्रिया होती है, जिससे किसी विशेष कॉलम की विषम और सम पंक्ति बिट-लाइनों के बीच छोटे वोल्टेज का अंतर बढ़ जाता है, जब तक कि एक बिट लाइन पूरी तरह से सबसे कम वोल्टेज पर न हो और दूसरी बिट लाइन अधिकतम उच्च वोल्टेज पर न हो। एक बार ऐसा हो जाने पर, पंक्ति खुली है (वांछित सेल डेटा उपलब्ध है)। # खुली पंक्ति में सभी भंडारण कोशिकाओं को एक साथ सेंस किया जाता है, और सेंस एम्पलीफायर आउटपुट को लैच किया जाता है। एक कॉलम पता तब चुनता है कि बाहरी डेटा बस से कनेक्ट करने के लिए कौन सा लैच बिट है। एक ही पंक्ति में अलग-अलग कॉलमों को स्मृति समय के बिना पढ़ा जा सकता है, क्योंकि खुली पंक्ति के लिए, सभी डेटा को पहले ही सेंस और लैच कर लिया गया है। # जब एक खुली पंक्ति में कॉलमों की रीडिंग हो रही होती है, तो सेंस एम्पलीफायरों के आउटपुट से बिट-लाइनों में करंट वापस प्रवाहित होता है और स्टोरेज सेल्स को रिचार्ज करता है। यदि प्रारंभ में इसे चार्ज किया गया था तो यह स्टोरेज कैपेसिटर में वोल्टेज बढ़ाकर या यदि यह खाली था तो इसे डिस्चार्ज करके स्टोरेज सेल में चार्ज को मजबूत (यानी ताज़ा) करता है। ध्यान दें कि बिट-लाइनों की लंबाई के कारण चार्ज को सेल के कैपेसिटर में वापस स्थानांतरित करने में काफी लंबा प्रसार विलंब होता है। इसमें अर्थ प्रवर्धन के अंत में महत्वपूर्ण समय लगता है, और इस प्रकार एक या अधिक कॉलम पढ़ने के साथ ओवरलैप हो जाता है। # जब वर्तमान खुली पंक्ति में सभी कॉलम पढ़ने का काम पूरा हो जाता है, तो स्टोरेज सेल कैपेसिटर (पंक्ति बंद है) को बिट-लाइन से डिस्कनेक्ट करने के लिए वर्ड-लाइन को बंद कर दिया जाता है। सेंस एम्पलीफायर बंद कर दिया जाता है, और बिट-लाइनें फिर से प्रीचार्ज हो जाती हैं।

स्मृति में लिखने के लिए
डेटा संग्रहीत करने के लिए, एक पंक्ति खोली जाती है और दिए गए कॉलम के सेंस एम्पलीफायर को अस्थायी रूप से वांछित उच्च या निम्न वोल्टेज स्थिति में मजबूर किया जाता है, जिससे बिट-लाइन सेल स्टोरेज कैपेसिटर को वांछित मूल्य पर चार्ज या डिस्चार्ज कर देती है। सेंस एम्पलीफायर के सकारात्मक फीडबैक कॉन्फ़िगरेशन के कारण, फोर्सिंग वोल्टेज हटा दिए जाने के बाद भी यह स्थिर वोल्टेज पर बिट-लाइन बनाए रखेगा। किसी विशेष सेल में लिखने के दौरान, पंक्ति के सभी कॉलमों को पढ़ने के दौरान एक साथ महसूस किया जाता है, इसलिए हालांकि केवल एक कॉलम का स्टोरेज-सेल कैपेसिटर चार्ज बदला जाता है, पूरी पंक्ति ताज़ा हो जाती है (वापस लिखी जाती है), जैसा कि इसमें दिखाया गया है दाईं ओर का चित्र.

ताज़ा दर
आमतौर पर, निर्माता निर्दिष्ट करते हैं कि प्रत्येक पंक्ति को प्रत्येक 64 एमएस या उससे कम समय में ताज़ा किया जाना चाहिए, जैसा कि जेईडीईसी मानक द्वारा परिभाषित किया गया है।

कुछ सिस्टम प्रत्येक 64 एमएस में सभी पंक्तियों को शामिल करते हुए गतिविधि के विस्फोट में प्रत्येक पंक्ति को ताज़ा करते हैं। अन्य प्रणालियाँ 64 एमएस अंतराल के दौरान अलग-अलग समय में एक पंक्ति को ताज़ा करती हैं। उदाहरण के लिए, 2 वाला सिस्टम13 = 8,192 पंक्तियों के लिए प्रत्येक 7.8 μs पर एक पंक्ति की क्रमबद्ध ताज़ा दर की आवश्यकता होगी जो 8,192 पंक्तियों से विभाजित 64 एमएस है। कुछ रीयल-टाइम सिस्टम बाहरी टाइमर फ़ंक्शन द्वारा निर्धारित समय पर मेमोरी के एक हिस्से को ताज़ा करते हैं जो सिस्टम के बाकी हिस्सों के संचालन को नियंत्रित करता है, जैसे कि ऊर्ध्वाधर ब्लैंकिंग अंतराल जो वीडियो उपकरण में हर 10-20 एमएस में होता है।

अगली बार ताज़ा की जाने वाली पंक्ति का पता DRAM के भीतर बाहरी तर्क या काउंटर (डिजिटल) द्वारा बनाए रखा जाता है। एक सिस्टम जो पंक्ति पता (और रीफ्रेश कमांड) प्रदान करता है, वह कब रीफ्रेश करना है और कौन सी पंक्ति रीफ्रेश करना है, इस पर अधिक नियंत्रण रखने के लिए ऐसा करता है। यह मेमोरी एक्सेस के साथ टकराव को कम करने के लिए किया जाता है, क्योंकि ऐसे सिस्टम में मेमोरी एक्सेस पैटर्न और DRAM की ताज़ा आवश्यकताओं दोनों का ज्ञान होता है। जब पंक्ति का पता DRAM के भीतर एक काउंटर द्वारा प्रदान किया जाता है, तो सिस्टम इस पर नियंत्रण छोड़ देता है कि कौन सी पंक्ति ताज़ा की गई है और केवल ताज़ा कमांड प्रदान करता है। कुछ आधुनिक DRAM स्वयं-ताज़ा करने में सक्षम हैं; DRAM को ताज़ा करने या पंक्ति पता प्रदान करने का निर्देश देने के लिए किसी बाहरी तर्क की आवश्यकता नहीं है।

कुछ शर्तों के तहत, DRAM में अधिकांश डेटा पुनर्प्राप्त किया जा सकता है, भले ही DRAM को कई मिनटों तक ताज़ा न किया गया हो।

मेमोरी टाइमिंग
DRAM ऑपरेशन के समय का पूरी तरह से वर्णन करने के लिए कई मापदंडों की आवश्यकता होती है। 1998 में प्रकाशित डेटा शीट से एसिंक्रोनस DRAM के दो टाइमिंग ग्रेड के कुछ उदाहरण यहां दिए गए हैं:

इस प्रकार, आम तौर पर उद्धृत संख्या न्यूनतम/आरएएस कम समय है। यह एक पंक्ति खोलने का समय है, जिससे भावना प्रवर्धकों को व्यवस्थित किया जा सके। ध्यान दें कि पंक्ति में बिट के लिए डेटा एक्सेस कम है, क्योंकि जैसे ही सेंस एम्पलीफायर व्यवस्थित हो जाता है, लेकिन DRAM को कोशिकाओं को रिचार्ज करने के लिए प्रवर्धित डेटा को वापस प्रसारित करने के लिए अतिरिक्त समय की आवश्यकता होती है। किसी खुले पृष्ठ से अतिरिक्त बिट्स को पढ़ने का समय बहुत कम है, जिसे /CAS से /CAS चक्र समय द्वारा परिभाषित किया गया है। उद्धृत संख्या विभिन्न DRAM यादों के प्रदर्शन के बीच तुलना करने का सबसे स्पष्ट तरीका है, क्योंकि यह पंक्ति की लंबाई या पृष्ठ आकार की परवाह किए बिना धीमी सीमा निर्धारित करती है। बड़ी सरणियों के परिणामस्वरूप बड़ी बिट लाइन कैपेसिटेंस और लंबे समय तक प्रसार विलंब होता है, जिसके कारण यह समय बढ़ जाता है क्योंकि सेंस एम्पलीफायर का निपटान समय कैपेसिटेंस के साथ-साथ प्रसार विलंबता दोनों पर निर्भर होता है। आधुनिक DRAM चिप्स में इसका मुकाबला एक ही चिप के भीतर कई पूर्ण DRAM सरणियों को एकीकृत करके किया जाता है, ताकि बहुत धीमी गति के बिना अधिक क्षमता को समायोजित किया जा सके।

जब ऐसी रैम को क्लॉक्ड लॉजिक द्वारा एक्सेस किया जाता है, तो समय को आम तौर पर निकटतम क्लॉक चक्र तक पूर्णांकित किया जाता है। उदाहरण के लिए, जब 100 मेगाहर्ट्ज स्टेट मशीन (यानी 10 एनएस घड़ी) द्वारा एक्सेस किया जाता है, तो 50 एनएस डीआरएएम पांच घड़ी चक्रों में पहली रीडिंग कर सकता है, और हर दो घड़ी चक्रों में एक ही पृष्ठ के भीतर अतिरिक्त रीडिंग कर सकता है। इसे आम तौर पर इस प्रकार वर्णित किया गया था "5‐2‐2‐2" समय, क्योंकि एक पृष्ठ के भीतर चार बार पढ़ना आम बात थी।

सिंक्रोनस मेमोरी का वर्णन करते समय, समय का वर्णन हाइफ़न द्वारा अलग किए गए घड़ी चक्र गणना द्वारा किया जाता है। ये संख्याएँ दर्शाती हैं tCL‐tRCD‐tRP‐tRAS DRAM घड़ी चक्र समय के गुणकों में। ध्यान दें कि जब डबल डेटा रेट सिग्नलिंग का उपयोग किया जाता है तो यह डेटा ट्रांसफर दर का आधा होता है। JEDEC मानक PC3200 टाइमिंग है 3‐4‐4‐8 200 मेगाहर्ट्ज घड़ी के साथ, जबकि प्रीमियम कीमत वाले उच्च प्रदर्शन PC3200 DDR DRAM DIMM को संचालित किया जा सकता है 2‐2‐2‐5 समय. न्यूनतम रैंडम एक्सेस समय में टी से सुधार हुआ हैRAC= 50 एनएस से tRCD + tCL = 22.5 ns, और यहां तक ​​कि प्रीमियम 20 एनएस किस्म भी सामान्य मामले की तुलना में केवल 2.5 गुना बेहतर है (~2.22 गुना बेहतर)। CAS विलंबता में और भी कम सुधार हुआ है tCAC = 13 ns से 10 एन.एस. हालाँकि, DDR3 मेमोरी 32 गुना अधिक बैंडविड्थ प्राप्त करती है; आंतरिक पाइपलाइनिंग और विस्तृत डेटा पथों के कारण, यह प्रत्येक 1.25 ns में दो शब्द आउटपुट कर सकता है (1 600, जबकि EDO DRAM प्रति शब्द एक शब्द आउटपुट कर सकता हैPC= 20 इंच (50 शब्द)।

मेमोरी सेल डिज़ाइन
DRAM में डेटा का प्रत्येक बिट एक कैपेसिटिव संरचना में सकारात्मक या नकारात्मक विद्युत चार्ज के रूप में संग्रहीत होता है। कैपेसिटेंस प्रदान करने वाली संरचना, साथ ही उस तक पहुंच को नियंत्रित करने वाले ट्रांजिस्टर को सामूहिक रूप से DRAM सेल के रूप में जाना जाता है। वे DRAM सरणियों में मूलभूत बिल्डिंग ब्लॉक हैं। एकाधिक DRAM मेमोरी सेल वेरिएंट मौजूद हैं, लेकिन आधुनिक DRAMs में सबसे अधिक इस्तेमाल किया जाने वाला वेरिएंट एक-ट्रांजिस्टर, एक-कैपेसिटर (1T1C) सेल है। ट्रांजिस्टर का उपयोग लिखने के दौरान संधारित्र में करंट प्रवेश करने और पढ़ने के दौरान संधारित्र को डिस्चार्ज करने के लिए किया जाता है। एक्सेस ट्रांजिस्टर को ड्राइव शक्ति को अधिकतम करने और ट्रांजिस्टर-ट्रांजिस्टर रिसाव को कम करने के लिए डिज़ाइन किया गया है (केनर, पृष्ठ 34)। संधारित्र में दो टर्मिनल होते हैं, जिनमें से एक इसके एक्सेस ट्रांजिस्टर से जुड़ा होता है, और दूसरा ग्राउंड या वी से जुड़ा होता है।CC/2. आधुनिक DRAMa में, बाद वाला मामला अधिक सामान्य है, क्योंकि यह तेज़ संचालन की अनुमति देता है। आधुनिक DRAMa में, +V का वोल्टेजCC/2 संधारित्र भर में एक तर्क संग्रहीत करने के लिए आवश्यक है; और -V का वोल्टेजCCसंधारित्र में तर्क शून्य को संग्रहीत करने के लिए /2 की आवश्यकता होती है। संधारित्र में संग्रहीत विद्युत आवेश को कूलॉम में मापा जाता है। एक तर्क के लिए, आरोप है:, जहां Q कूलम्ब में आवेश है और C फैराड में धारिता है। तर्क शून्य पर आवेश होता है: $Q = {-V_{CC} \over 2} \cdot C$. किसी तर्क को पढ़ने या लिखने के लिए वर्डलाइन को V के योग से अधिक वोल्टेज पर संचालित करने की आवश्यकता होती हैCC और एक्सेस ट्रांजिस्टर की थ्रेशोल्ड वोल्टेज (VTH). इस वोल्टेज को V कहा जाता हैCC पंप किया हुआ (वीCCP). इस प्रकार संधारित्र को डिस्चार्ज करने में लगने वाला समय इस बात पर निर्भर करता है कि संधारित्र में कौन सा तार्किक मान संग्रहीत है। जब एक्सेस ट्रांजिस्टर के गेट टर्मिनल पर वोल्टेज V से ऊपर होता है तो लॉजिक वन वाला कैपेसिटर डिस्चार्ज होना शुरू हो जाता हैCCP. यदि संधारित्र में तर्क शून्य होता है, तो गेट टर्मिनल वोल्टेज वी से ऊपर होने पर यह डिस्चार्ज होना शुरू हो जाता हैTH.

संधारित्र डिज़ाइन
1980 के दशक के मध्य तक, DRAM कोशिकाओं में कैपेसिटर एक्सेस ट्रांजिस्टर के साथ सह-प्लानर होते थे (वे सब्सट्रेट की सतह पर निर्मित होते थे), इस प्रकार उन्हें प्लेनर कैपेसिटर के रूप में जाना जाता था। घनत्व और, कुछ हद तक, प्रदर्शन दोनों को बढ़ाने के लिए, सघन डिज़ाइन की आवश्यकता होती है। यह अर्थशास्त्र से अत्यधिक प्रेरित था, जो DRAM उपकरणों, विशेष रूप से कमोडिटी DRAMs के लिए एक प्रमुख विचार था। DRAM सेल क्षेत्र का न्यूनतमकरण एक सघन उपकरण का उत्पादन कर सकता है और भंडारण की प्रति बिट लागत कम कर सकता है। 1980 के दशक के मध्य से, इन उद्देश्यों को पूरा करने के लिए संधारित्र को सिलिकॉन सब्सट्रेट के ऊपर या नीचे ले जाया गया। सब्सट्रेट के ऊपर कैपेसिटर वाले DRAM सेल को स्टैक्ड या फोल्डेड प्लेट कैपेसिटर कहा जाता है। सब्सट्रेट सतह के नीचे दबे हुए कैपेसिटर को ट्रेंच कैपेसिटर कहा जाता है। 2000 के दशक में, निर्माता अपने DRAMs में उपयोग किए जाने वाले कैपेसिटर के प्रकार को लेकर तेजी से विभाजित थे और दोनों डिज़ाइनों की सापेक्ष लागत और दीर्घकालिक स्केलेबिलिटी व्यापक बहस का विषय रही है। हाइनिक्स, माइक्रोन टेक्नोलॉजी, सैमसंग इलेक्ट्रॉनिक्स जैसे प्रमुख निर्माताओं के अधिकांश DRAM स्टैक्ड कैपेसिटर संरचना का उपयोग करते हैं, जबकि नान्या टेक्नोलॉजी जैसे छोटे निर्माता ट्रेंच कैपेसिटर संरचना का उपयोग करते हैं (जैकब, पीपी. 355-357)।

स्टैक्ड कैपेसिटर योजना में कैपेसिटर सब्सट्रेट की सतह के ऊपर बनाया गया है। संधारित्र का निर्माण पॉलीसिलिकॉन प्लेटों की दो परतों के बीच एक ऑक्साइड-नाइट्राइड-ऑक्साइड (ओएनओ) ढांकता हुआ सैंडविच से किया जाता है (शीर्ष प्लेट एक आईसी में सभी डीआरएएम कोशिकाओं द्वारा साझा की जाती है), और इसका आकार एक आयताकार, एक सिलेंडर, या हो सकता है कुछ अन्य अधिक जटिल आकार. बिटलाइन के सापेक्ष इसके स्थान के आधार पर स्टैक्ड कैपेसिटर की दो बुनियादी भिन्नताएं हैं- कैपेसिटर-ओवर-बिटलाइन (सीओबी) और कैपेसिटर-अंडर-बिटलाइन (सीयूबी)। पूर्व भिन्नता में, संधारित्र बिटलाइन के नीचे होता है, जो आमतौर पर धातु से बना होता है, और बिटलाइन में एक पॉलीसिलिकॉन संपर्क होता है जो इसे एक्सेस ट्रांजिस्टर के स्रोत टर्मिनल से कनेक्ट करने के लिए नीचे की ओर फैलता है। बाद वाले संस्करण में, संधारित्र का निर्माण बिटलाइन के ऊपर किया जाता है, जो लगभग हमेशा पॉलीसिलिकॉन से बना होता है, लेकिन अन्यथा सीओबी भिन्नता के समान होता है। सीओबी वैरिएंट का लाभ बिटलाइन और एक्सेस ट्रांजिस्टर के स्रोत के बीच संपर्क बनाने में आसानी है क्योंकि यह भौतिक रूप से सब्सट्रेट सतह के करीब है। हालाँकि, इसके लिए ऊपर से देखने पर सक्रिय क्षेत्र को 45-डिग्री के कोण पर रखना आवश्यक होता है, जिससे यह सुनिश्चित करना मुश्किल हो जाता है कि कैपेसिटर संपर्क बिटलाइन को नहीं छूता है। सीयूबी कोशिकाएं इससे बचती हैं, लेकिन बिटलाइन के बीच संपर्क डालने में कठिनाइयों का सामना करती हैं, क्योंकि सतह के इतने करीब सुविधाओं का आकार प्रक्रिया प्रौद्योगिकी के न्यूनतम फीचर आकार के बराबर या उसके करीब होता है (केनर, पीपी. 33-42)।

ट्रेंच कैपेसिटर का निर्माण सिलिकॉन सब्सट्रेट में एक गहरा छेद करके किया जाता है। छेद के आस-पास के सब्सट्रेट की मात्रा को दफन एन का उत्पादन करने के लिए भारी मात्रा में डोप किया जाता है+प्लेट और प्रतिरोध को कम करने के लिए। ऑक्साइड-नाइट्राइड-ऑक्साइड ढांकता हुआ की एक परत विकसित या जमा की जाती है, और अंत में छेद को डोप्ड पॉलीसिलिकॉन जमा करके भर दिया जाता है, जो संधारित्र की शीर्ष प्लेट बनाता है। संधारित्र का शीर्ष एक पॉलीसिलिकॉन स्ट्रैप (केनर, पीपी. 42-44) के माध्यम से एक्सेस ट्रांजिस्टर के ड्रेन टर्मिनल से जुड़ा हुआ है। 2000 के दशक के मध्य के DRAMs में एक ट्रेंच कैपेसिटर की गहराई-से-चौड़ाई का अनुपात 50:1 से अधिक हो सकता है (जैकब, पृष्ठ 357)।

ट्रेंच कैपेसिटर के कई फायदे हैं। चूँकि संधारित्र अपनी सतह पर पड़े रहने के बजाय सब्सट्रेट के बड़े हिस्से में दबा हुआ होता है, इसलिए संधारित्र के आकार को कम किए बिना, इसे एक्सेस ट्रांजिस्टर के ड्रेन टर्मिनल से जोड़ने के लिए आवश्यक क्षेत्र को कम किया जा सकता है, और इस प्रकार धारिता (जैकब, पृ. 356-357). वैकल्पिक रूप से, सतह क्षेत्र में किसी भी वृद्धि के बिना एक गहरा छेद खोदकर धारिता को बढ़ाया जा सकता है (केनर, पृष्ठ 44)। ट्रेंच कैपेसिटर का एक अन्य लाभ यह है कि इसकी संरचना धातु इंटरकनेक्ट की परतों के नीचे होती है, जिससे उन्हें अधिक आसानी से समतल बनाया जा सकता है, जो इसे तर्क-अनुकूलित प्रक्रिया प्रौद्योगिकी में एकीकृत करने में सक्षम बनाता है, जिसमें सब्सट्रेट के ऊपर इंटरकनेक्ट के कई स्तर होते हैं।. तथ्य यह है कि संधारित्र तर्क के अंतर्गत है इसका मतलब है कि इसका निर्माण ट्रांजिस्टर से पहले किया गया है। यह उच्च तापमान प्रक्रियाओं को कैपेसिटर बनाने की अनुमति देता है, जो अन्यथा लॉजिक ट्रांजिस्टर और उनके प्रदर्शन को ख़राब कर देगा। यह ट्रेंच कैपेसिटर को एम्बेडेड DRAM (eDRAM) के निर्माण के लिए उपयुक्त बनाता है (जैकब, पृष्ठ 357)। ट्रेंच कैपेसिटर के नुकसान गहरे छिद्रों के भीतर कैपेसिटर की संरचनाओं को विश्वसनीय रूप से बनाने और कैपेसिटर को एक्सेस ट्रांजिस्टर के ड्रेन टर्मिनल (केनर, पृष्ठ 44) से जोड़ने में कठिनाइयाँ हैं।

ऐतिहासिक सेल डिज़ाइन
पहली पीढ़ी के DRAM IC (1 Kbit की क्षमता वाले), जिनमें से पहला Intel 1103 था, में तीन-ट्रांजिस्टर, एक-कैपेसिटर (3T1C) DRAM सेल का उपयोग किया गया था। दूसरी पीढ़ी तक, एक छोटे क्षेत्र में समान मात्रा में बिट्स फिट करके लागत कम करने की आवश्यकता के कारण 1T1C DRAM सेल को लगभग सार्वभौमिक रूप से अपनाया गया, हालाँकि 4 और 16 Kbit क्षमता वाले कुछ डिवाइस 3T1C का उपयोग करना जारी रखते थे। प्रदर्शन कारणों से सेल (केनर, पृष्ठ 6)। इन प्रदर्शन लाभों में, सबसे महत्वपूर्ण रूप से, संधारित्र द्वारा संग्रहित स्थिति को बिना डिस्चार्ज किए पढ़ने की क्षमता, जो पढ़ा गया था उसे वापस लिखने की आवश्यकता से बचना (गैर-विनाशकारी रीड) शामिल है। दूसरा प्रदर्शन लाभ 3T1C सेल से संबंधित है जिसमें पढ़ने और लिखने के लिए अलग-अलग ट्रांजिस्टर हैं; मेमोरी नियंत्रक परमाणु रीड-संशोधित-लेखन करने के लिए इस सुविधा का उपयोग कर सकता है, जहां एक मान पढ़ा जाता है, संशोधित किया जाता है, और फिर एकल, अविभाज्य ऑपरेशन के रूप में वापस लिखा जाता है (जैकब, पृष्ठ 459)।

प्रस्तावित सेल डिज़ाइन
एक-ट्रांजिस्टर, शून्य-कैपेसिटर (1T, या 1T0C) DRAM सेल 1990 के दशक के उत्तरार्ध से शोध का विषय रहा है। 1T DRAM मूल DRAM मेमोरी सेल के निर्माण का एक अलग तरीका है, जो क्लासिक वन-ट्रांजिस्टर/वन-कैपेसिटर (1T/1C) DRAM सेल से अलग है, जिसे कभी-कभी 1T DRAM भी कहा जाता है, विशेष रूप से 3T और की तुलना में। 4T DRAM जिसे इसने 1970 के दशक में प्रतिस्थापित किया।

1T DRAM कोशिकाओं में, डेटा का बिट अभी भी एक ट्रांजिस्टर द्वारा नियंत्रित कैपेसिटिव क्षेत्र में संग्रहीत किया जाता है, लेकिन यह कैपेसिटेंस अब एक अलग कैपेसिटर द्वारा प्रदान नहीं किया जाता है। 1T DRAM एक कैपेसिटर रहित बिट सेल डिज़ाइन है जो परजीवी बॉडी कैपेसिटेंस का उपयोग करके डेटा संग्रहीत करता है जो इन्सुलेटर पर सिलिकॉन | सिलिकॉन ऑन इंसुलेटर (SOI) ट्रांजिस्टर में निहित है। तर्क डिजाइन में एक उपद्रव माने जाने वाले इस तैरता हुआ शरीर प्रभाव का उपयोग डेटा भंडारण के लिए किया जा सकता है। यह 1T DRAM कोशिकाओं को उच्चतम घनत्व देता है और साथ ही उच्च-प्रदर्शन लॉजिक सर्किट के साथ आसान एकीकरण की अनुमति देता है क्योंकि वे समान SOI प्रक्रिया प्रौद्योगिकियों के साथ निर्मित होते हैं।

कोशिकाओं को ताज़ा करना आवश्यक रहता है, लेकिन 1T1C DRAM के विपरीत, 1T DRAM में रीड्स गैर-विनाशकारी होते हैं; संग्रहीत चार्ज ट्रांजिस्टर के सीमा वोल्टेज में एक पता लगाने योग्य बदलाव का कारण बनता है। प्रदर्शन के लिहाज से, एक्सेस समय कैपेसिटर-आधारित DRAM की तुलना में काफी बेहतर है, लेकिन SRAM की तुलना में थोड़ा खराब है। 1T DRAM कई प्रकार के होते हैं: इनोवेटिव सिलिकॉन से व्यावसायिक Z-RAM, TTRAM रेनेसा से और ग्रेनाडा विश्वविद्यालय/सीएनआरएस कंसोर्टियम से ए-रैम।

सरणी संरचनाएं
DRAM कोशिकाओं को वर्डलाइन और बिटलाइन के माध्यम से उनके नियंत्रण और पहुंच की सुविधा के लिए एक नियमित आयताकार, ग्रिड-जैसे पैटर्न में रखा गया है। किसी सरणी में DRAM कोशिकाओं का भौतिक लेआउट आम तौर पर डिज़ाइन किया गया है ताकि एक कॉलम में दो आसन्न DRAM कोशिकाएं अपने क्षेत्र को कम करने के लिए एक एकल बिटलाइन संपर्क साझा करें। DRAM सेल क्षेत्र n F के रूप में दिया गया है2, जहां n DRAM सेल डिज़ाइन से प्राप्त एक संख्या है, और F किसी दिए गए प्रक्रिया प्रौद्योगिकी का सबसे छोटा फीचर आकार है। यह योजना विभिन्न प्रक्रिया प्रौद्योगिकी पीढ़ियों पर DRAM आकार की तुलना की अनुमति देती है, क्योंकि DRAM सेल क्षेत्र फीचर आकार के संबंध में रैखिक या निकट-रैखिक दरों पर मापता है। आधुनिक DRAM कोशिकाओं का विशिष्ट क्षेत्र 6-8 F के बीच भिन्न होता है2.

क्षैतिज तार, वर्डलाइन, उसकी पंक्ति में प्रत्येक एक्सेस ट्रांजिस्टर के गेट टर्मिनल से जुड़ा होता है। ऊर्ध्वाधर बिटलाइन इसके कॉलम में ट्रांजिस्टर के स्रोत टर्मिनल से जुड़ी है। वर्डलाइन और बिटलाइन की लंबाई सीमित है। वर्डलाइन की लंबाई सरणी के वांछित प्रदर्शन से सीमित होती है, क्योंकि सिग्नल का प्रसार समय जो वर्डलाइन को पार करना चाहिए, आरसी समय स्थिरांक द्वारा निर्धारित किया जाता है। बिटलाइन की लंबाई इसकी कैपेसिटेंस (जो लंबाई के साथ बढ़ती है) द्वारा सीमित होती है, जिसे उचित सेंसिंग के लिए एक सीमा के भीतर रखा जाना चाहिए (क्योंकि डीआरएएम बिटलाइन पर जारी कैपेसिटर के चार्ज को सेंस करके संचालित होता है)। बिटलाइन की लंबाई भी DRAM द्वारा खींची जा सकने वाली ऑपरेटिंग करंट की मात्रा और बिजली को कैसे नष्ट किया जा सकता है, से सीमित होती है, क्योंकि ये दो विशेषताएँ काफी हद तक बिटलाइन की चार्जिंग और डिस्चार्जिंग द्वारा निर्धारित होती हैं।

बिटलाइन आर्किटेक्चर
DRAM कोशिकाओं में निहित स्थिति को पढ़ने के लिए सेंस एम्पलीफायरों की आवश्यकता होती है। जब एक्सेस ट्रांजिस्टर सक्रिय होता है, तो संधारित्र में विद्युत चार्ज बिटलाइन के साथ साझा किया जाता है। बिटलाइन की कैपेसिटेंस कैपेसिटर की तुलना में बहुत अधिक (लगभग दस गुना) है। इस प्रकार, बिटलाइन वोल्टेज में परिवर्तन मिनट है। लॉजिक सिग्नलिंग सिस्टम द्वारा निर्दिष्ट स्तरों में वोल्टेज अंतर को हल करने के लिए सेंस एम्पलीफायरों की आवश्यकता होती है। आधुनिक DRAMs डिफरेंशियल सेंस एम्पलीफायरों का उपयोग करते हैं, और DRAM सरणियों का निर्माण कैसे किया जाता है, इसकी आवश्यकताओं के साथ होते हैं। डिफरेंशियल सेंस एम्पलीफायर बिटलाइन के जोड़े पर सापेक्ष वोल्टेज के आधार पर अपने आउटपुट को विपरीत चरम तक ले जाकर काम करते हैं। सेंस एम्पलीफायर प्रभावी और कुशल तभी कार्य करते हैं जब इन बिटलाइन जोड़े की कैपेसिटेंस और वोल्टेज बारीकी से मेल खाते हों। यह सुनिश्चित करने के अलावा कि बिटलाइन की लंबाई और उनसे जुड़ी संलग्न डीआरएएम कोशिकाओं की संख्या बराबर है, सेंस एम्पलीफायरों की आवश्यकताओं को प्रदान करने के लिए सरणी डिजाइन के लिए दो बुनियादी आर्किटेक्चर उभरे हैं: खुली और मुड़ी हुई बिटलाइन सरणी।

बिटलाइन सरणी खोलें
पहली पीढ़ी (1 Kbit) DRAM IC, 64 Kbit पीढ़ी तक (और कुछ 256 Kbit पीढ़ी के डिवाइस) में ओपन बिटलाइन ऐरे आर्किटेक्चर थे। इन आर्किटेक्चर में, बिटलाइन को कई खंडों में विभाजित किया गया है, और अंतर भावना एम्पलीफायरों को बिटलाइन खंडों के बीच रखा गया है। क्योंकि सेंस एम्पलीफायरों को बिटलाइन खंडों के बीच रखा जाता है, उनके आउटपुट को सरणी के बाहर रूट करने के लिए, वर्डलाइन और बिटलाइन के निर्माण के लिए उपयोग किए जाने वाले इंटरकनेक्ट की एक अतिरिक्त परत की आवश्यकता होती है।

सरणी के किनारों पर मौजूद DRAM कोशिकाओं में आसन्न खंड नहीं होते हैं। चूँकि डिफरेंशियल सेंस एम्पलीफायरों को दोनों खंडों से समान कैपेसिटेंस और बिटलाइन लंबाई की आवश्यकता होती है, डमी बिटलाइन खंड प्रदान किए जाते हैं। खुली बिटलाइन सरणी का लाभ एक छोटा सरणी क्षेत्र है, हालांकि यह लाभ डमी बिटलाइन खंडों से थोड़ा कम हो जाता है। इस वास्तुकला के लगभग गायब होने का कारण शोर (इलेक्ट्रॉनिक्स) के प्रति अंतर्निहित भेद्यता है, जो अंतर भावना एम्पलीफायरों की प्रभावशीलता को प्रभावित करता है। चूँकि प्रत्येक बिटलाइन खंड का दूसरे से कोई स्थानिक संबंध नहीं है, इसलिए संभावना है कि शोर दो बिटलाइन खंडों में से केवल एक को प्रभावित करेगा।

फोल्डेड बिटलाइन ऐरे
मुड़ा हुआ बिटलाइन ऐरे आर्किटेक्चर पूरे ऐरे में जोड़े में बिटलाइन को रूट करता है। युग्मित बिटलाइनों की निकटता खुली बिटलाइन सरणियों की तुलना में बेहतर सामान्य-मोड संकेत |कॉमन-मोड शोर अस्वीकृति विशेषताएँ प्रदान करती है। मुड़ा हुआ बिटलाइन ऐरे आर्किटेक्चर 1980 के दशक के मध्य में DRAM IC में दिखाई देने लगा, जिसकी शुरुआत 256 Kbit पीढ़ी से हुई। इस आर्किटेक्चर को आधुनिक DRAM IC में इसकी बेहतर शोर प्रतिरोधक क्षमता के लिए पसंद किया जाता है।

इस आर्किटेक्चर को फोल्डेड कहा जाता है क्योंकि यह सर्किट योजनाबद्ध के परिप्रेक्ष्य से ओपन एरे आर्किटेक्चर पर आधारित है। ऐसा प्रतीत होता है कि मुड़ा हुआ सरणी आर्किटेक्चर एक कॉलम से DRAM कोशिकाओं को वैकल्पिक जोड़े में हटा देता है (क्योंकि दो DRAM कोशिकाएं एक एकल बिटलाइन संपर्क साझा करती हैं), फिर DRAM कोशिकाओं को आसन्न कॉलम से रिक्तियों में ले जाती हैं।

वह स्थान जहां बिटलाइन मुड़ती है, अतिरिक्त क्षेत्र घेरती है। ओवरहेड क्षेत्र को कम करने के लिए, इंजीनियर सबसे सरल और सबसे अधिक क्षेत्र-न्यूनतम घुमाव योजना का चयन करते हैं जो निर्दिष्ट सीमा के तहत शोर को कम करने में सक्षम है। जैसे-जैसे न्यूनतम सुविधा आकार को कम करने के लिए प्रक्रिया प्रौद्योगिकी में सुधार होता है, शोर की समस्या का संकेत बिगड़ जाता है, क्योंकि आसन्न धातु के तारों के बीच युग्मन उनकी पिच के व्युत्क्रमानुपाती होता है। पर्याप्त शोर में कमी को बनाए रखने के लिए उपयोग की जाने वाली एरे फोल्डिंग और बिटलाइन ट्विस्टिंग योजनाओं की जटिलता में वृद्धि होनी चाहिए। ऐसी योजनाएँ जिनमें क्षेत्र में न्यूनतम प्रभाव के लिए वांछनीय शोर प्रतिरोधक विशेषताएँ हैं, वर्तमान शोध का विषय हैं (केनर, पृष्ठ 37)।

भविष्य की सरणी आर्किटेक्चर
प्रक्रिया प्रौद्योगिकी में प्रगति के परिणामस्वरूप ओपन बिटलाइन ऐरे आर्किटेक्चर को प्राथमिकता दी जा सकती है यदि यह बेहतर दीर्घकालिक क्षेत्र दक्षता प्रदान करने में सक्षम है; चूंकि फोल्डेड ऐरे आर्किटेक्चर को प्रक्रिया प्रौद्योगिकी में किसी भी प्रगति से मेल खाने के लिए तेजी से जटिल फोल्डिंग योजनाओं की आवश्यकता होती है। प्रक्रिया प्रौद्योगिकी, सरणी वास्तुकला और क्षेत्र दक्षता के बीच संबंध अनुसंधान का एक सक्रिय क्षेत्र है।

पंक्ति और स्तंभ अतिरेक
पहले DRAM एकीकृत सर्किट में कोई अतिरेक नहीं था। दोषपूर्ण DRAM सेल वाले एकीकृत सर्किट को त्याग दिया जाएगा। 64 Kbit पीढ़ी के साथ शुरुआत करते हुए, DRAM सरणियों में पैदावार में सुधार के लिए अतिरिक्त पंक्तियाँ और कॉलम शामिल किए गए हैं। अतिरिक्त पंक्तियाँ और स्तंभ मामूली निर्माण दोषों के प्रति सहनशीलता प्रदान करते हैं जिसके कारण कम संख्या में पंक्तियाँ या स्तंभ निष्क्रिय हो जाते हैं। पॉलीफ़्यूज़ (PROM) को ट्रिगर करके या लेज़र द्वारा तार को काटकर दोषपूर्ण पंक्तियों और स्तंभों को शेष सरणी से भौतिक रूप से अलग कर दिया जाता है। अतिरिक्त पंक्तियों या स्तंभों को पंक्ति और स्तंभ डिकोडर्स में रीमैपिंग तर्क द्वारा प्रतिस्थापित किया जाता है (जैकब, पीपी. 358-361)।

त्रुटि का पता लगाना और सुधार
कंप्यूटर सिस्टम के अंदर विद्युत या चुंबकीय हस्तक्षेप के कारण DRAM और RAM की एक बिट विपरीत स्थिति में आ सकती है। DRAM चिप्स में अधिकांश एकबारगी ( नरम त्रुटि ) त्रुटियाँ पृष्ठभूमि विकिरण के परिणामस्वरूप होती हैं, मुख्य रूप से ब्रह्मांड किरण सेकेंडरी से न्यूट्रॉन, जो एक या अधिक मेमोरी कोशिकाओं की सामग्री को बदल सकते हैं या पढ़ने/लिखने के लिए उपयोग की जाने वाली सर्किटरी में हस्तक्षेप कर सकते हैं। उन्हें।

समस्या को अतिरेक (इंजीनियरिंग)  मेमोरी बिट्स और अतिरिक्त सर्किटरी का उपयोग करके कम किया जा सकता है जो सॉफ्ट त्रुटियों का पता लगाने और उन्हें ठीक करने के लिए इन बिट्स का उपयोग करते हैं। अधिकांश मामलों में, पहचान और सुधार मेमोरी नियंत्रक द्वारा किया जाता है; कभी-कभी, आवश्यक तर्क को DRAM चिप्स या मॉड्यूल के भीतर पारदर्शी रूप से कार्यान्वित किया जाता है, जो अन्यथा ECC-अक्षम सिस्टम के लिए ECC मेमोरी कार्यक्षमता को सक्षम करता है। अतिरिक्त मेमोरी बिट्स का उपयोग रैम समता को रिकॉर्ड करने और त्रुटि-सुधार कोड (ईसीसी) द्वारा लापता डेटा को फिर से बनाने में सक्षम बनाने के लिए किया जाता है। समता सभी एकल-बिट त्रुटियों (वास्तव में, गलत बिट्स की कोई भी विषम संख्या) का पता लगाने की अनुमति देती है। सबसे आम त्रुटि-सुधार कोड, एक हैमिंग कोड #अतिरिक्त समता के साथ हैमिंग कोड (SECDED), एक एकल-बिट त्रुटि को ठीक करने की अनुमति देता है और, सामान्य कॉन्फ़िगरेशन में, एक अतिरिक्त समता बिट के साथ, डबल-बिट त्रुटियों का पता लगाया जा सकता है।. हाल के अध्ययन परिमाण के अंतर के सात आदेशों से अधिक के साथ व्यापक रूप से भिन्न त्रुटि दर देते हैं 10&minus;10−10−17 error/bit·h, लगभग एक बिट त्रुटि, प्रति घंटा, प्रति गीगाबाइट मेमोरी से एक बिट त्रुटि, प्रति शताब्दी, प्रति गीगाबाइट मेमोरी।  श्रोएडर एट अल. 2009 के अध्ययन में 32% संभावना बताई गई कि उनके अध्ययन में दिए गए कंप्यूटर में प्रति वर्ष कम से कम एक सुधार योग्य त्रुटि होगी, और इस बात का सबूत दिया गया कि ऐसी अधिकांश त्रुटियां नरम त्रुटियों के बजाय रुक-रुक कर होने वाली कठिन होती हैं और इसमें रेडियोधर्मी सामग्री की मात्रा का पता लगाया जाता है। चिप पैकेजिंग से अल्फा कण उत्सर्जित हो रहे थे और डेटा ख़राब हो रहा था। रोचेस्टर विश्वविद्यालय में 2010 के एक अध्ययन ने यह भी सबूत दिया कि स्मृति त्रुटियों का एक बड़ा हिस्सा रुक-रुक कर होने वाली कठिन त्रुटियाँ हैं। पीसी और लैपटॉप में गैर-ईसीसी मुख्य मेमोरी पर बड़े पैमाने पर किए गए अध्ययन से पता चलता है कि अज्ञात मेमोरी त्रुटियां बड़ी संख्या में सिस्टम विफलताओं का कारण बनती हैं: 2011 के अध्ययन में परीक्षण की गई मेमोरी के प्रति 1.5% में 1-1700 मौका (लगभग 26 तक एक्सट्रपलेशन) की सूचना दी गई है। कुल मेमोरी के लिए % संभावना) कि कंप्यूटर में हर आठ महीने में मेमोरी त्रुटि होगी।

डेटा अवशेष
हालाँकि गतिशील मेमोरी को केवल निर्दिष्ट किया जाता है और इसकी सामग्री को बनाए रखने की गारंटी दी जाती है जब बिजली की आपूर्ति की जाती है और हर छोटी अवधि में ताज़ा किया जाता है (अक्सर 64 ms), मेमोरी सेल कैपेसिटर अक्सर अपने मूल्यों को काफी लंबे समय तक बनाए रखते हैं, खासकर कम तापमान पर। कुछ शर्तों के तहत DRAM में मौजूद अधिकांश डेटा को पुनर्प्राप्त किया जा सकता है, भले ही इसे कई मिनटों तक ताज़ा न किया गया हो। इस संपत्ति का उपयोग सुरक्षा को दरकिनार करने और मुख्य मेमोरी में संग्रहीत डेटा को पुनर्प्राप्त करने के लिए किया जा सकता है जिसे पावर-डाउन पर नष्ट माना जाता है। कंप्यूटर को तुरंत रीबूट किया जा सकता है, और मुख्य मेमोरी की सामग्री को पढ़ा जा सकता है; या कंप्यूटर के मेमोरी मॉड्यूल को हटाकर, डेटा अवशेष को लम्बा करने के लिए उन्हें ठंडा करके, फिर उन्हें पढ़ने के लिए एक अलग कंप्यूटर में स्थानांतरित करना। खुला स्रोत सॉफ्टवेयर ट्रूक्रिप्ट, माइक्रोसॉफ्ट के बिटलौकर ड्राइव एन्क्रिप्शन  और ऐप्पल इंक के  फ़ाइल वॉल्ट  जैसे लोकप्रिय डिस्क एन्क्रिप्शन सिस्टम को रोकने के लिए इस तरह के हमले का प्रदर्शन किया गया था। कंप्यूटर के विरुद्ध इस प्रकार के हमले को अक्सर कोल्ड बूट हमला कहा जाता है।

स्मृति भ्रष्टाचार
परिभाषा के अनुसार, गतिशील मेमोरी को समय-समय पर ताज़ा करने की आवश्यकता होती है। इसके अलावा, डायनामिक मेमोरी को पढ़ना एक विनाशकारी ऑपरेशन है, जिसके लिए पढ़ी गई पंक्ति में भंडारण कोशिकाओं के रिचार्ज की आवश्यकता होती है। यदि ये प्रक्रियाएँ अपूर्ण हैं, तो रीड ऑपरेशन सॉफ्ट त्रुटियों का कारण बन सकता है। विशेष रूप से, यह जोखिम है कि कुछ चार्ज आस-पास की कोशिकाओं के बीच लीक हो सकता है, जिससे एक पंक्ति को ताज़ा करने या पढ़ने से आसन्न या यहां तक ​​कि पास की पंक्ति में गड़बड़ी की त्रुटि हो सकती है। गड़बड़ी संबंधी त्रुटियों के बारे में जागरूकता 1970 के दशक की शुरुआत में पहली व्यावसायिक रूप से उपलब्ध DRAM (इंटेल 1103) से मिलती है। निर्माताओं द्वारा नियोजित शमन तकनीकों के बावजूद, वाणिज्यिक शोधकर्ताओं ने 2014 के विश्लेषण में साबित किया कि 2012 और 2013 में निर्मित व्यावसायिक रूप से उपलब्ध DDR3 DRAM चिप्स गड़बड़ी त्रुटियों के लिए अतिसंवेदनशील हैं। संबंधित दुष्प्रभाव जिसके कारण बिट फ़्लिप देखे गए, उसे पंक्ति हथौड़ा करार दिया गया है।

मेमोरी मॉड्यूल
डायनेमिक रैम आईसी को आमतौर पर मोल्डेड एपॉक्सी केस में पैक किया जाता है, जिसमें डाई (एकीकृत सर्किट) और पैकेज लीड के बीच इंटरकनेक्शन के लिए एक आंतरिक लीड फ्रेम होता है। मूल आईबीएम पीसी डिज़ाइन में दोहरे दोहरी इन-लाइन पैकेजडीआईपी) में पैक किए गए आईसी का उपयोग किया गया था, जो सीधे मुख्य बोर्ड में सोल्डर किए गए थे या सॉकेट में लगाए गए थे। जैसे-जैसे मेमोरी घनत्व आसमान छू रहा था, डीआईपी पैकेज अब व्यावहारिक नहीं रह गया था। हैंडलिंग में सुविधा के लिए, कई डायनेमिक रैम इंटीग्रेटेड सर्किट को एक ही मेमोरी मॉड्यूल पर लगाया जा सकता है, जिससे एक ही यूनिट में 16-बिट, 32-बिट या 64-बिट वाइड मेमोरी की स्थापना की अनुमति मिलती है, इंस्टॉलर को एकाधिक व्यक्तिगत सम्मिलित करने की आवश्यकता के बिना एकीकृत सर्किट। मेमोरी मॉड्यूल में समता जाँच या त्रुटि सुधार के लिए अतिरिक्त उपकरण शामिल हो सकते हैं। डेस्कटॉप कंप्यूटर के विकास के दौरान, कई मानकीकृत प्रकार के मेमोरी मॉड्यूल विकसित किए गए हैं। लैपटॉप कंप्यूटर, गेम कंसोल और विशेष उपकरणों में मेमोरी मॉड्यूल के अपने स्वयं के प्रारूप हो सकते हैं जो पैकेजिंग या मालिकाना कारणों से मानक डेस्कटॉप भागों के साथ विनिमेय नहीं हो सकते हैं।

एम्बेडेड
DRAM जो एक तर्क-अनुकूलित प्रक्रिया (जैसे कि एक एप्लिकेशन-विशिष्ट एकीकृत सर्किट, माइक्रोप्रोसेसर, या चिप पर एक संपूर्ण सिस्टम) में डिज़ाइन किए गए एक एकीकृत सर्किट में एकीकृत होता है, एम्बेडेड DRAM (eDRAM) कहलाता है। एंबेडेड DRAM के लिए DRAM सेल डिज़ाइन की आवश्यकता होती है जो उच्च-प्रदर्शन तर्क में उपयोग किए जाने वाले तेज़-स्विचिंग ट्रांजिस्टर के निर्माण को रोके बिना सेमीकंडक्टर डिवाइस निर्माण कर सकता है, और DRAM सेल संरचनाओं के निर्माण के लिए आवश्यक प्रक्रिया चरणों को समायोजित करने के लिए बुनियादी तर्क-अनुकूलित प्रक्रिया प्रौद्योगिकी में संशोधन कर सकता है।

संस्करण
चूंकि मौलिक DRAM सेल और ऐरे ने कई वर्षों तक एक ही मूल संरचना बनाए रखी है, DRAM के प्रकार मुख्य रूप से DRAM चिप्स के साथ संचार करने के लिए कई अलग-अलग इंटरफेस द्वारा प्रतिष्ठित हैं।

अतुल्यकालिक DRAM
मूल DRAM, जिसे अब पूर्वनाम एसिंक्रोनस DRAM के नाम से जाना जाता है, उपयोग में आने वाला पहला प्रकार का DRAM था। 1960 के दशक के उत्तरार्ध में इसकी उत्पत्ति से, यह 1997 तक कंप्यूटिंग में आम था, जब इसे ज्यादातर सिंक्रोनस DRAM द्वारा प्रतिस्थापित किया गया था। वर्तमान समय में, एसिंक्रोनस रैम का निर्माण अपेक्षाकृत दुर्लभ है।

संचालन के सिद्धांत
एक एसिंक्रोनस DRAM चिप में पावर कनेक्शन, कुछ संख्या में एड्रेस इनपुट (आमतौर पर 12), और कुछ (आमतौर पर एक या चार) द्विदिश डेटा लाइनें होती हैं। चार सक्रिय-निम्न नियंत्रण संकेत हैं:
 * $\overline{RAS}$, पंक्ति पता स्ट्रोब। पते के इनपुट को गिरते किनारे पर कैप्चर किया जाता है $\overline{RAS}$, और खोलने के लिए एक पंक्ति का चयन करें। जब तक पंक्ति खुली रहती है $\overline{RAS}$ नीचे है।
 * $\overline{CAS}$, कॉलम एड्रेस स्ट्रोब। पते के इनपुट को गिरते किनारे पर कैप्चर किया जाता है $\overline{CAS}$, और पढ़ने या लिखने के लिए वर्तमान में खुली पंक्ति से एक कॉलम चुनें।
 * $\overline{WE}$, सक्षम करें लिखें। यह संकेत निर्धारित करता है कि किसी दिए गए गिरते किनारे का $\overline{CAS}$ पढ़ना है (यदि अधिक है) या लिखना है (यदि कम है)। यदि कम है, तो डेटा इनपुट को गिरते किनारे पर भी कैप्चर किया जाता है $\overline{CAS}$.
 * $\overline{OE}$, आउटपुट सक्षम करें। यह एक अतिरिक्त सिग्नल है जो डेटा I/O पिन के आउटपुट को नियंत्रित करता है। यदि डेटा पिन DRAM चिप द्वारा संचालित होते हैं $\overline{RAS}$ और $\overline{CAS}$ कम हैं, $\overline{WE}$ ऊँचा है, और $\overline{OE}$ नीचे है। कई अनुप्रयोगों में, $\overline{OE}$ को स्थायी रूप से कम (आउटपुट हमेशा सक्षम) से जोड़ा जा सकता है, लेकिन स्विचिंग $\overline{OE}$ एकाधिक मेमोरी चिप्स को समानांतर में कनेक्ट करते समय उपयोगी हो सकता है।

यह इंटरफ़ेस आंतरिक समय का प्रत्यक्ष नियंत्रण प्रदान करता है। कब $\overline{RAS}$ कम संचालित है, ए $\overline{CAS}$ चक्र का प्रयास तब तक नहीं किया जाना चाहिए जब तक कि इंद्रिय प्रवर्धकों ने स्मृति स्थिति को महसूस न कर लिया हो, और $\overline{RAS}$ को तब तक ऊंचा नहीं लौटाया जाना चाहिए जब तक कि भंडारण कोशिकाएं ताज़ा न हो जाएं। कब $\overline{RAS}$ को उच्च स्तर पर संचालित किया जाता है, प्रीचार्जिंग को पूरा करने के लिए इसे काफी देर तक उच्च स्तर पर रखा जाना चाहिए।

हालाँकि DRAM अतुल्यकालिक है, सिग्नल आमतौर पर एक क्लॉक्ड मेमोरी कंट्रोलर द्वारा उत्पन्न होते हैं, जो उनके समय को कंट्रोलर के क्लॉक चक्र के गुणकों तक सीमित करता है।

आरएएस केवल ताज़ा करें
प्रत्येक पंक्ति को बारी-बारी से खोलकर क्लासिक एसिंक्रोनस DRAM को ताज़ा किया जाता है।

ताज़ा चक्र पूरे ताज़ा अंतराल में इस तरह वितरित किए जाते हैं कि सभी पंक्तियाँ आवश्यक अंतराल के भीतर ताज़ा हो जाती हैं। मेमोरी ऐरे की एक पंक्ति को ताज़ा करने के लिए $\overline{RAS}$ केवल ताज़ा करें (के लिए), निम्नलिखित चरण होने चाहिए:
 * 1) ताज़ा की जाने वाली पंक्ति का पंक्ति पता, पता इनपुट पिन पर लागू किया जाना चाहिए।
 * 2) $\overline{RAS}$ को उच्च से निम्न पर स्विच करना होगा। $\overline{CAS}$ ऊंचा रहना चाहिए.
 * 3) आवश्यक समय के अंत में, $\overline{RAS}$ ऊँचा लौटना चाहिए।

यह एक पंक्ति पता और स्पंदन प्रदान करके किया जा सकता है $\overline{RAS}$ कम; कोई भी कार्य करना आवश्यक नहीं है $\overline{CAS}$ चक्र. पंक्ति पतों को बारी-बारी से दोहराने के लिए एक बाहरी काउंटर की आवश्यकता होती है। कुछ डिज़ाइनों में, सीपीयू ने रैम रिफ्रेश को संभाला, इनमें से ज़िलॉग Z80 शायद सबसे प्रसिद्ध उदाहरण है, एक प्रोसेसर रजिस्टर, आर में एक पंक्ति काउंटर की मेजबानी करता है, और आंतरिक टाइमर शामिल करता है जो समय-समय पर आर पर पंक्ति को प्रदूषित करता है और फिर मूल्य बढ़ाता है रजिस्टर में. रिफ्रेश को मेमोरी रीड्स जैसे सामान्य निर्देशों के साथ जोड़ा गया था। अन्य प्रणालियों में, विशेष रूप से घरेलू कंप्यूटरों में, रिफ्रेश को अक्सर वीडियो सर्किटरी द्वारा नियंत्रित किया जाता था क्योंकि इसे अक्सर मेमोरी के बड़े क्षेत्रों से पढ़ना पड़ता था, और इन ऑपरेशनों के हिस्से के रूप में रिफ्रेश किया जाता था।

आरएएस रिफ्रेश से पहले CAS
सुविधा के लिए, काउंटर को तुरंत DRAM चिप्स में ही शामिल कर लिया गया। यदि $\overline{CAS}$लाइन को पहले नीचे चलाया जाता है $\overline{RAS}$ (आम तौर पर एक अवैध ऑपरेशन), तो DRAM पता इनपुट को अनदेखा कर देता है और खोलने के लिए पंक्ति का चयन करने के लिए एक आंतरिक काउंटर का उपयोग करता है। इसे इस नाम से जाना जाता है $\overline{CAS}$-पहले-$\overline{RAS}$ (सीबीआर) ताज़ा करें। यह एसिंक्रोनस DRAM के लिए रिफ्रेश का मानक रूप बन गया, और SDRAM के साथ आमतौर पर उपयोग किया जाने वाला एकमात्र रूप है।

हिडन रिफ्रेश
का समर्थन दिया $\overline{CAS}$-पहले-$\overline{RAS}$ ताज़ा करें, डीज़र्ट करना संभव है $\overline{RAS}$ जब पकडे $\overline{CAS}$ डेटा आउटपुट बनाए रखने के लिए कम। अगर $\overline{RAS}$ फिर से जोर दिया जाता है, यह एक सीबीआर रीफ्रेश चक्र निष्पादित करता है जबकि डीआरएएम आउटपुट वैध रहता है। क्योंकि डेटा आउटपुट बाधित नहीं होता है, इसे हिडन रिफ्रेश के रूप में जाना जाता है।

पेज मोड DRAM
पेज मोड DRAM पहली पीढ़ी के DRAM IC इंटरफ़ेस का एक छोटा संशोधन है जिसने प्रीचार्जिंग की अक्षमता से बचकर और एक अलग कॉलम तक पहुंचने के लिए एक ही पंक्ति को बार-बार खोलकर एक पंक्ति में पढ़ने और लिखने के प्रदर्शन में सुधार किया है। पेज मोड DRAM में, एक पंक्ति को होल्ड करके खोलने के बाद $\overline{RAS}$ कम, पंक्ति को खुला रखा जा सकता है, और पंक्ति के किसी भी कॉलम में कई बार पढ़ा या लिखा जा सकता है। प्रत्येक कॉलम तक पहुंच की शुरुआत जोर देकर की गई थी $\overline{CAS}$ और एक कॉलम पता प्रस्तुत कर रहा हूँ। पढ़ने के लिए, देरी के बाद (tCAC), वैध डेटा डेटा आउट पिन पर दिखाई देगा, जो वैध डेटा की उपस्थिति से पहले हाई-जेड पर रखे गए थे। लिखने के लिए, लेखन सक्षम सिग्नल और लेखन डेटा कॉलम पते के साथ प्रस्तुत किया जाएगा। पेज मोड DRAM को बाद में एक छोटे संशोधन के साथ बेहतर बनाया गया जिससे विलंबता कम हो गई। इस सुधार के साथ DRAM को फास्ट पेज मोड DRAM (FPM DRAMs) कहा गया। पेज मोड DRAM में, CAS}कॉलम पता प्रदान करने से पहले } का दावा किया गया था। FPM DRAM में, कॉलम एड्रेस की आपूर्ति की जा सकती है $\overline{CAS}$ अभी भी निराश था. कॉलम एड्रेस, कॉलम एड्रेस डेटा पथ के माध्यम से प्रसारित होता है, लेकिन तब तक डेटा पिन पर डेटा आउटपुट नहीं करता है $\overline{CAS}$ दावा किया गया था. निम्न से पहले $\overline{CAS}$ दावा किया जा रहा है, डेटा आउट पिन हाई-जेड पर रखे गए थे। एफपीएम डीआरएएम ने टी कम कर दीCAC विलंबता. फास्ट पेज मोड DRAM को 1986 में पेश किया गया था और इसका उपयोग Intel 80486 के साथ किया गया था।

स्टेटिक कॉलम फास्ट पेज मोड का एक प्रकार है जिसमें कॉलम एड्रेस को संग्रहीत करने की आवश्यकता नहीं होती है, बल्कि एड्रेस इनपुट को बदला जा सकता है $\overline{CAS}$ को कम रखा गया है, और डेटा आउटपुट कुछ नैनोसेकंड बाद तदनुसार अपडेट किया जाएगा।

निबल मोड एक अन्य प्रकार है जिसमें पंक्ति के भीतर चार अनुक्रमिक स्थानों तक लगातार चार पल्स के साथ पहुंचा जा सकता है $\overline{CAS}$. सामान्य पृष्ठ मोड से अंतर यह है कि पता इनपुट का उपयोग दूसरे से चौथे तक के लिए नहीं किया जाता है $\overline{CAS}$किनारे; वे पहले दिए गए पते से शुरू होकर आंतरिक रूप से उत्पन्न होते हैं $\overline{CAS}$ किनारा।

विस्तारित डेटा DRAM
विस्तारित डेटा आउट DRAM (EDO DRAM) का आविष्कार और पेटेंट 1990 के दशक में माइक्रोन टेक्नोलॉजी द्वारा किया गया था, जिसने तब कई अन्य मेमोरी निर्माताओं को प्रौद्योगिकी का लाइसेंस दिया था। ईडीओ रैम, जिसे कभी-कभी हाइपर पेज मोड सक्षम डीआरएएम के रूप में जाना जाता है, फास्ट पेज मोड डीआरएएम के समान है जिसमें अतिरिक्त सुविधा है कि पिछले चक्र के डेटा आउटपुट को सक्रिय रखते हुए एक नया एक्सेस चक्र शुरू किया जा सकता है। यह ऑपरेशन (पाइपलाइनिंग) में एक निश्चित मात्रा में ओवरलैप की अनुमति देता है, जिससे प्रदर्शन में कुछ हद तक सुधार होता है। यह FPM DRAM से 30% अधिक तेज़ है, जिसे उसने 1995 में बदलना शुरू किया जब इंटेल ने EDO DRAM समर्थन के साथ पारा चिपसेट पेश किया। प्रदर्शन लाभ के बावजूद, एफपीएम और ईडीओ एसआईएमएम का उपयोग कई (लेकिन सभी नहीं) अनुप्रयोगों में परस्पर उपयोग किया जा सकता है। सटीक होने के लिए, EDO DRAM के गिरते किनारे पर डेटा आउटपुट शुरू होता है $\overline{CAS}$, लेकिन जब आउटपुट बंद नहीं होता $\overline{CAS}$ फिर से उगता है. यह आउटपुट को तब तक वैध रखता है (इस प्रकार डेटा आउटपुट समय बढ़ाता है)। $\overline{RAS}$ डीज़र्सटेड है, या नया है $\overline{CAS}$ फ़ॉलिंग एज एक अलग कॉलम पता चुनता है।

एकल-चक्र ईडीओ में एक घड़ी चक्र में संपूर्ण मेमोरी लेनदेन करने की क्षमता है। अन्यथा, पृष्ठ का चयन होने के बाद, एक ही पृष्ठ के भीतर प्रत्येक अनुक्रमिक रैम एक्सेस में तीन के बजाय दो घड़ी चक्र लगते हैं। ईडीओ के प्रदर्शन और क्षमताओं ने कम लागत वाले, कमोडिटी पीसी में एल2 कैश की कमी से जुड़े विशाल प्रदर्शन नुकसान को कम करने का अवसर बनाया। सीमित फॉर्म फैक्टर और बैटरी जीवन सीमाओं की कठिनाइयों के कारण यह नोटबुक के लिए भी अच्छा था। इसके अतिरिक्त, L2 कैश वाले सिस्टम के लिए, EDO मेमोरी की उपलब्धता ने पहले के FPM कार्यान्वयन की तुलना में अनुप्रयोगों द्वारा देखी गई औसत मेमोरी विलंबता में सुधार किया।

1990 के दशक के अंत में एकल-चक्र EDO DRAM वीडियो कार्ड पर बहुत लोकप्रिय हो गया। यह बहुत कम लागत वाला था, फिर भी प्रदर्शन के लिए कहीं अधिक महंगे वीआरएएम जितना ही कुशल था।

बर्स्ट ईडीओ ड्रामा
EDO DRAM का एक विकास, बर्स्ट EDO DRAM (BEDO DRAM), अधिकतम एक बर्स्ट में चार मेमोरी एड्रेस को प्रोसेस कर सकता है। 5‐1‐1‐1, इष्टतम रूप से डिज़ाइन की गई ईडीओ मेमोरी पर अतिरिक्त तीन घड़ियों की बचत। यह अगले पते पर नज़र रखने के लिए चिप पर एक एड्रेस काउंटर जोड़कर किया गया था। BEDO ने एक पाइपलाइन चरण भी जोड़ा, जिससे पेज-एक्सेस चक्र को दो भागों में विभाजित किया जा सके। मेमोरी-रीड ऑपरेशन के दौरान, पहला भाग मेमोरी एरे से डेटा को आउटपुट स्टेज (दूसरा लैच) तक एक्सेस करता है। दूसरे भाग ने डेटा बस को उचित तर्क स्तर पर इस कुंडी से चलाया। चूंकि डेटा पहले से ही आउटपुट बफर में है, पारंपरिक ईडीओ की तुलना में त्वरित पहुंच समय (डेटा के बड़े ब्लॉक के लिए 50% तक) प्राप्त होता है।

हालाँकि BEDO DRAM ने EDO की तुलना में अतिरिक्त अनुकूलन दिखाया, जब तक यह उपलब्ध था तब तक बाज़ार ने सिंक्रोनस DRAM या SDRAM की दिशा में एक महत्वपूर्ण निवेश किया था। हालाँकि BEDO RAM कुछ मायनों में SDRAM से बेहतर थी, बाद की तकनीक ने BEDO को तुरंत विस्थापित कर दिया।

सिंक्रोनस डायनेमिक रैम
सिंक्रोनस डायनेमिक रैम (एसडीआरएएम) एक क्लॉक (और एक क्लॉक इनेबल) लाइन जोड़कर एसिंक्रोनस मेमोरी इंटरफ़ेस को महत्वपूर्ण रूप से संशोधित करता है। अन्य सभी सिग्नल घड़ी के बढ़ते किनारे पर प्राप्त होते हैं। वह $\overline{RAS}$ और $\overline{CAS}$ इनपुट अब स्ट्रोब के रूप में कार्य नहीं करते, बल्कि इसके साथ-साथ होते हैं $\overline{WE}$, एक नए सक्रिय-कम स्ट्रोब, चिप चयन या द्वारा नियंत्रित 3-बिट कमांड का हिस्सा $\overline{CS}$:

$\overline{CS}$ लाइन का फ़ंक्शन प्रति-बाइट DQM सिग्नल तक विस्तारित है, जो डेटा आउटपुट (रीड्स) के अलावा डेटा इनपुट (लिखने) को नियंत्रित करता है। यह बाइट-ग्रैन्युलैरिटी राइट्स का समर्थन करते हुए DRAM चिप्स को 8 बिट्स से अधिक चौड़ा करने की अनुमति देता है।

कई समय पैरामीटर DRAM नियंत्रक के नियंत्रण में रहते हैं। उदाहरण के लिए, किसी पंक्ति के सक्रिय होने और पढ़ने या लिखने के आदेश के बीच न्यूनतम समय व्यतीत होना चाहिए। एक महत्वपूर्ण पैरामीटर को SDRAM चिप में ही प्रोग्राम किया जाना चाहिए, जिसका नाम है CAS विलंबता। यह रीड कमांड और डेटा बस पर दिखाई देने वाले पहले डेटा शब्द के बीच आंतरिक संचालन के लिए अनुमत घड़ी चक्रों की संख्या है। इस मान को SDRAM चिप में स्थानांतरित करने के लिए लोड मोड रजिस्टर कमांड का उपयोग किया जाता है। अन्य विन्यास योग्य मापदंडों में पढ़ने और लिखने के बर्स्ट की लंबाई शामिल है, यानी प्रति पढ़ने या लिखने के आदेश में स्थानांतरित किए गए शब्दों की संख्या।

सबसे महत्वपूर्ण परिवर्तन, और प्राथमिक कारण है कि एसडीआरएएम ने एसिंक्रोनस रैम की जगह ले ली है, वह डीआरएएम चिप के अंदर कई आंतरिक बैंकों के लिए समर्थन है। प्रत्येक कमांड के साथ आने वाले बैंक पते के कुछ बिट्स का उपयोग करके, एक दूसरे बैंक को सक्रिय किया जा सकता है और डेटा पढ़ना शुरू किया जा सकता है, जबकि पहले बैंक से पढ़ना जारी है। बैंकों को वैकल्पिक करके, एक SDRAM डिवाइस डेटा बस को लगातार व्यस्त रख सकता है, जिस तरह से एसिंक्रोनस DRAM नहीं कर सकता।

एकल डेटा दर तुल्यकालिक DRAM
एकल डेटा दर एसडीआरएएम (एसडीआर एसडीआरएएम या एसडीआर) एसडीआरएएम की मूल पीढ़ी है; इसने प्रति घड़ी चक्र में डेटा का एकल स्थानांतरण किया।

डबल डेटा दर सिंक्रोनस DRAM
डबल डेटा रेट एसडीआरएएम (डीडीआर एसडीआरएएम या डीडीआर) एसडीआरएएम का बाद का विकास था, जिसका उपयोग 2000 में पीसी मेमोरी में किया गया था। इसके बाद के संस्करणों को क्रमिक रूप से क्रमांकित किया गया है (डीडीआर2, डीडीआर3, आदि)। डीडीआर एसडीआरएएम आंतरिक रूप से क्लॉक रेट पर डबल-चौड़ाई एक्सेस करता है, और प्रत्येक क्लॉक एज पर एक आधा स्थानांतरित करने के लिए डबल डेटा रेट इंटरफ़ेस का उपयोग करता है। DDR2 और DDR3 ने इस कारक को क्रमशः 4× और 8× तक बढ़ा दिया, क्रमशः 2 और 4 घड़ी चक्रों में 4-शब्द और 8-शब्द विस्फोट प्रदान किया। आंतरिक पहुँच दर अधिकतर अपरिवर्तित है (DDR-400, DDR2-800 और DDR3-1600 मेमोरी के लिए 200 मिलियन प्रति सेकंड), लेकिन प्रत्येक पहुँच अधिक डेटा स्थानांतरित करती है।

प्रत्यक्ष रैम्बस DRAM
डायरेक्ट रैम्बस ड्रामा (DRDRAM) रैम्बस द्वारा विकसित किया गया था। 1999 में पहली बार मदरबोर्ड पर समर्थित, इसका उद्देश्य एक उद्योग मानक बनना था, लेकिन डीडीआर एसडीआरएएम ने इसे मात दे दी, जिससे 2003 तक यह तकनीकी रूप से अप्रचलित हो गया।

कम विलंबता DRAM
रिड्यूस्ड लेटेंसी DRAM (RLDRAM) एक उच्च प्रदर्शन डबल डेटा दर (DDR) SDRAM है जो उच्च बैंडविड्थ के साथ तेज, यादृच्छिक पहुंच को जोड़ती है, जो मुख्य रूप से नेटवर्किंग और कैशिंग अनुप्रयोगों के लिए है।

ग्राफिक्स रैम
ग्राफिक्स रैम अतुल्यकालिक और सिंक्रोनस डीआरएएम हैं जो ग्राफिक्स से संबंधित कार्यों जैसे बनावट मेमोरी और फ्रेम बफर के लिए डिज़ाइन किए गए हैं, जो वीडियो कार्ड पर पाए जाते हैं।

वीडियो ड्रामा
वीडियो DRAM (VRAM) एक डुअल-पोर्टेड रैम|DRAM का डुअल-पोर्टेड वेरिएंट है जिसका उपयोग आमतौर पर कुछ ग्राफिक्स कार्ड में फ्रेम-बफर को स्टोर करने के लिए किया जाता था।

विंडो DRAM
विंडो DRAM (WRAM) VRAM का एक प्रकार है जिसका उपयोग एक बार Matrox मिलेनियम और Rage Pro#3D Rage Pro & Rage IIc जैसे ग्राफिक्स एडेप्टर में किया जाता था। WRAM को VRAM से बेहतर प्रदर्शन और कम लागत के लिए डिज़ाइन किया गया था। WRAM ने VRAM की तुलना में 25% अधिक बैंडविड्थ की पेशकश की और टेक्स्ट ड्राइंग और ब्लॉक फिल जैसे आमतौर पर उपयोग किए जाने वाले ग्राफिकल संचालन को तेज किया।

मल्टीबैंक DRAM
मल्टीबैंक DRAM (MDRAM) MoSys द्वारा विकसित एक प्रकार का विशेष DRAM है। इसका निर्माण छोटे मेमोरी बैंकों से किया गया है 256 kB, जो अन्तर्निहित स्मृति  फैशन में संचालित होते हैं, स्टेटिक रैंडम एक्सेस मेमोरी जैसी मेमोरी को कम कीमत पर ग्राफिक्स कार्ड के लिए उपयुक्त बैंडविड्थ प्रदान करते हैं। एमडीआरएएम एक ही घड़ी चक्र में दो बैंकों को परिचालन की अनुमति देता है, यदि पहुंच स्वतंत्र होती तो एकाधिक समवर्ती पहुंच की अनुमति मिलती। MDRAM का उपयोग मुख्य रूप से ग्राफिक कार्ड में किया जाता था, जैसे कि Tseng Labs ET6x00 चिपसेट वाले कार्ड में। इस चिपसेट पर आधारित बोर्डों में अक्सर असामान्य क्षमता होती है 2.25 MB क्योंकि MDRAM की ऐसी क्षमताओं के साथ अधिक आसानी से कार्यान्वित होने की क्षमता है। एक ग्राफ़िक्स कार्ड के साथ 2.25 MB MDRAM में 1024×768 के रिज़ॉल्यूशन पर 24-बिट रंग प्रदान करने के लिए पर्याप्त मेमोरी थी - जो उस समय एक बहुत लोकप्रिय सेटिंग थी।

सिंक्रोनस ग्राफ़िक्स RAM
सिंक्रोनस ग्राफिक्स रैम (एसजीआरएएम) ग्राफिक्स एडाप्टर के लिए एसडीआरएएम का एक विशेष रूप है। यह बिट मास्किंग (दूसरों को प्रभावित किए बिना एक निर्दिष्ट बिट प्लेन पर लिखना) और ब्लॉक राइट (मेमोरी के एक ब्लॉक को एक ही रंग से भरना) जैसे कार्य जोड़ता है। VRAM और WRAM के विपरीत, SGRAM सिंगल-पोर्टेड है। हालाँकि, यह एक साथ दो मेमोरी पेज खोल सकता है, जो अन्य वीडियो रैम प्रौद्योगिकियों की दोहरी-पोर्ट प्रकृति का अनुकरण करता है।

ग्राफिक्स डबल डेटा दर SDRAM
ग्राफिक्स डबल डेटा रेट एसडीआरएएम एक प्रकार की विशेष डबल डेटा रेट सिंक्रोनस डायनेमिक रैंडम-एक्सेस मेमोरी है जिसे ग्राफ़िक्स प्रोसेसिंग युनिट ्स (जीपीयू) की मुख्य मेमोरी के रूप में उपयोग करने के लिए डिज़ाइन किया गया है। जीडीडीआर एसडीआरएएम कमोडिटी प्रकार के डीडीआर एसडीआरएएम जैसे डीडीआर3 से अलग है, हालांकि वे कुछ मुख्य प्रौद्योगिकियों को साझा करते हैं। उनकी प्राथमिक विशेषताएँ DRAM कोर और I/O इंटरफ़ेस दोनों के लिए उच्च क्लॉक आवृत्तियाँ हैं, जो GPU के लिए अधिक मेमोरी बैंडविड्थ प्रदान करती हैं। 2020 तक, GDDR की सात क्रमिक पीढ़ियाँ हैं: GDDR2, GDDR3, GDDR4, GDDR5, GDDR5X, GDDR6 और GDDR6X।

छद्मस्थैतिक रैम
स्यूडोस्टैटिक रैम (PSRAM या PSDRAM) डायनामिक रैम है जिसमें बिल्ट-इन रिफ्रेश और एड्रेस-कंट्रोल सर्किटरी होती है ताकि यह स्टैटिक रैम (SRAM) के समान व्यवहार कर सके। यह वास्तविक SRAM के उपयोग में आसानी के साथ DRAM के उच्च घनत्व को जोड़ता है। PSRAM का उपयोग Apple iPhone और अन्य एम्बेडेड सिस्टम जैसे XFlar प्लेटफ़ॉर्म में किया जाता है। कुछ DRAM घटकों में सेल्फ-रीफ्रेश मोड होता है। हालाँकि इसमें वही तर्क शामिल है जो छद्म स्थैतिक ऑपरेशन के लिए आवश्यक है, यह मोड अक्सर स्टैंडबाय मोड के बराबर होता है। यह मुख्य रूप से एक सिस्टम को DRAM में संग्रहीत डेटा को खोए बिना बिजली बचाने के लिए अपने DRAM नियंत्रक के संचालन को निलंबित करने की अनुमति देने के लिए प्रदान किया जाता है, न कि एक अलग DRAM नियंत्रक के बिना संचालन की अनुमति देने के लिए जैसा कि उल्लिखित PSRAMs के मामले में है।

PSRAM का एक EDRAM संस्करण MoSys द्वारा 1T-SRAM नाम से बेचा गया था। यह छोटे DRAM बैंकों का एक सेट है जिसके सामने एक SRAM कैश होता है जो इसे वास्तविक SRAM की तरह व्यवहार करता है। इसका उपयोग Nintendo खेल घन  और Wii  डब्ल्यूआईआई डियो गेम कंसोल में किया जाता है।

सरू सेमीकंडक्टर का हाइपररैम एक प्रकार का PSRAM है जो JEDEC मेमोरी मानकों के अनुरूप 8-पिन हाइपरबस का समर्थन करता है या ऑक्टल xSPI इंटरफ़ेस।

यह भी देखें

 * DRAM मूल्य निर्धारण
 * फ्लैश मेमोरी
 * डिवाइस बिट दर की सूची
 * मेमोरी बैंक
 * मेमोरी ज्यामिति

बाहरी संबंध

 * Logarithmic graph 1980–2003 showing size and cycle time.
 * Benefits of Chipkill-Correct ECC for PC Server Main Memory — A 1997 discussion of SDRAM reliability—some interesting information on "soft errors" from cosmic rays, especially with respect to error-correcting code schemes
 * Tezzaron Semiconductor Soft Error White Paper 1994 literature review of memory error rate measurements.
 * Ars Technica: RAM Guide
 * A detailed description of current DRAM technology.
 * Multi-port Cache DRAM — MP-RAM
 * A detailed description of current DRAM technology.
 * Multi-port Cache DRAM — MP-RAM