वेरिलॉग-टू-रूटिंग

Verilog-to-Routing (VTR) FPGA उपकरणों के लिए एक खुला स्रोत कंप्यूटर एडेड डिजाइन डिजाइन प्रवाह (ईडीए)EDA) है।  वीटीआर का मुख्य उद्देश्य अनुसंधान और विकास उद्देश्यों के लिए दिए गए एफपीजीए आर्किटेक्चर पर Verilog, एक हार्डवेयर विवरण भाषा में वर्णित सर्किट को मैप करना है; लक्षित FPGA आर्किटेक्चर एक उपन्यास आर्किटेक्चर हो सकता है जिसे एक शोधकर्ता एक्सप्लोर करना चाहता है, या यह एक उपस्तिथ  कमर्शियल FPGA हो सकता है जिसकी आर्किटेक्चर VTR इनपुट फॉर्मेट में कैप्चर की गई है। VTR परियोजना में कई योगदानकर्ता हैं, जिनमें प्रमुख सहयोगी विश्वविद्यालय टोरंटो विश्वविद्यालय, न्यू ब्रंसविक विश्वविद्यालय और कैलिफोर्निया विश्वविद्यालय, बर्कले हैं। अतिरिक्त योगदानकर्ताओं में Google, यूटा विश्वविद्यालय, प्रिंसटन विश्वविद्यालय, Altera, Intel, Texas Instruments, और MIT लिंकन लैब सम्मिलित हैं।

वीटीआर फ्लो
वीटीआर डिजाइन प्रवाह में सामान्यतः तीन मुख्य घटक अनुप्रयोग होते हैं: ओडीआईएन II जो वेरिलॉग कोड को बर्कले लॉजिक इंटरचेंज फॉर्मेट (बीएलआईएफ) में एक सर्किट में संकलित करता है, जो सर्किट का एक मानव-पठनीय ग्राफ प्रतिनिधित्व है; ABC जो ODIN II द्वारा निर्मित BLIF सर्किट का अनुकूलन करता है; और VPR जो दिए गए FPGA आर्किटेक्चर पर अनुकूलित सर्किट को पैक, प्लेस और रूट करता है। कुछ अतिरिक्त वैकल्पिक उपकरण हैं जो VTR आउटपुट को आगे संसाधित कर सकते हैं। उदाहरण के लिए, FASM FPGA असेंबली टूल VTR प्रवाह के अंत में कुछ व्यावसायिक FPGAs (Xilinx Artix और Lattice Ice40) के लिए प्रोग्रामिंग बिटस्ट्रीम का उत्पादन कर सकता है, जबकि OpenFPGA टूल VTR के साथ एकीकृत होकर एक उपन्यास (प्रस्तावित) का एक मानक सेल लेआउट तैयार करता है। एफपीजीए। वीटीआर प्रवाह के पहले (एचडीएल संश्लेषण) चरण के लिए विभिन्न उपकरणों का उपयोग करना भी संभव है; उदाहरण के लिए टाइटन फ्लो एचडीएल को लॉजिक सिंथेसिस स्टेज पर प्रदर्शित करने के लिए क्वार्टस का उपयोग करता है, और फिर प्लेसमेंट और रूटिंग करने के लिए वीपीआर का उपयोग करता है, जबकि Symbiflow Yosys का उपयोग करता है। VPR प्लेसमेंट और रूटिंग के बाद सिंथेसिस टूल।

ओडीआईएन II
ODIN II VTR प्रवाह का हार्डवेयर विवरण भाषा संकलक है। यह दिए गए Verilog कोड को BLIF सर्किट में बदल देता है, कोड और सर्किट ऑप्टिमाइज़ेशन करता है, सर्किट की कल्पना करता है, और दिए गए आर्किटेक्चर के उपलब्ध हार्ड ब्लॉक्स के लिए लॉजिक की आंशिक मैपिंग करता है। इसके अतिरिक्त, यह सत्यापन के साथ-साथ शक्ति, प्रदर्शन और गर्मी विश्लेषण दोनों के लिए सर्किट के निष्पादन का अनुकरण कर सकता है। ODIN II का रखरखाव न्यू ब्रंसविक विश्वविद्यालय द्वारा किया जाता है।

एबीसी
एबीसी तर्क अनुकूलन और प्रौद्योगिकी मानचित्रण  करके BLIF सर्किट का अनुकूलन करता है। एबीसी कैलिफोर्निया विश्वविद्यालय, बर्कले द्वारा बनाए रखा जाता है।

वीपीआर
वर्सेटाइल प्लेस एंड रूट (वीपीआर) वीटीआर का अंतिम घटक है। इसका इनपुट एक BLIF सर्किट है, जिसे यह इनपुट FPGA आर्किटेक्चर पर प्लेसमेंट (ईडीए)EDA) और रूटिंग (EDA) पैक करता है।

पैकिंग के समय, सर्किट के निकटतम और संबंधित लॉजिक तत्वों को एक साथ FPGA के हार्डवेयर से मेल खाते तर्क ब्लॉक  में क्लस्टर किया जाता है। प्लेसमेंट के समय, ये लॉजिक ब्लॉक और साथ ही हार्ड ब्लॉक FPGA के उपलब्ध हार्डवेयर संसाधनों को सौंपे जाते हैं। अंत में, राउटिंग के समय ब्लॉक के बीच सिग्नल कनेक्शन बनाए जाते हैं। VPR मुख्य रूप से टोरंटो विश्वविद्यालय द्वारा कई अन्य विश्वविद्यालयों और कंपनियों के योगदान से विकसित किया गया है।

एफएएसएम
FPGA असेंबली (genfasm) टूल व्यावसायिक आर्किटेक्चर पर VTR कार्यान्वयन (सर्किट की नियुक्ति और रूटिंग) से एक प्रोग्रामिंग बिटस्ट्रीम का उत्पादन करेगा, जिसके लिए FPGA डिवाइस का वर्णन करने वाली पूर्ण VTR आर्किटेक्चर फाइलें तैयार की गई हैं। वर्तमान में इसमें Xilinx Artix और Lattice ice40 FPGA परिवार सम्मिलित हैं। यह टूल मुख्य रूप से Google द्वारा विकसित किया गया है।

यह भी देखें

 * इंटेल चौगुनी प्राइम
 * जीवित Xilinx

बाहरी संबंध

 * VTR on GitHub
 * VTR Documentation
 * VTR Download