प्रतिरोधक सीढ़ी

प्रतिरोधक सीढ़ी प्रतिरोधों की दोहराई जाने वाली इकाइयों से बना एक विद्युत परिपथ है। एक स्ट्रिंग प्रतिरोधक सीढ़ी और एक R-2R सीढ़ी के नीचे दो विन्यासों पर चर्चा की गई है।

एक R-2R सीढ़ी डिज़िटल से एनालॉग कन्वर्टर|डिजिटल-से-एनालॉग रूपांतरण करने का एक सरल और सस्ती विधि है, जिसमें सीढ़ी-जैसी कॉन्फ़िगरेशन में स्पष्ट प्रतिरोधक नेटवर्क की दोहराव वाली व्यवस्था का उपयोग किया जाता है। एक स्ट्रिंग प्रतिरोधक सीढ़ी गैर-दोहराव वाले संदर्भ नेटवर्क को प्रयुक्त करता है।

स्ट्रिंग प्रतिरोधक सीढ़ी नेटवर्क (डिजिटल रूपांतरण, या एडीसी के अनुरूप)
दो संदर्भ वोल्टेज के बीच जुड़े कई अधिकांशतः समान रूप से आयाम वाले प्रतिरोधों की एक स्ट्रिंग एक प्रतिरोधक स्ट्रिंग सीढ़ी नेटवर्क है। प्रतिरोधी संदर्भित वोल्टेज के बीच वोल्टेज विभक्त के रूप में कार्य करते हैं। स्ट्रिंग का प्रत्येक टैप एक अलग वोल्टेज उत्पन्न करता है, जिसकी तुलना दूसरे वोल्टेज से की जा सकती है: यह एक फ्लैश एडीसी (एनालॉग-टू-डिजिटल कनवर्टर) का मूल सिद्धांत है। अधिकांशतः एक वोल्टेज को धारा में बदल दिया जाता है, जिससे R-2R सीढ़ी नेटवर्क का उपयोग करने की संभावना बढ़ जाती है।


 * हानि: एक एन-बिट एडीसी के लिए, प्रतिरोधों की संख्या घातीय वृद्धि, जैसे $$2^n$$ प्रतिरोधों की आवश्यकता होती है, जबकि R-2R प्रतिरोधक सीढ़ी केवल बिट्स की संख्या के साथ रैखिक रूप से बढ़ती है, क्योंकि इसे केवल $$2n$$ प्रतिरोधों की आवश्यकता होती है।
 * लाभ: समान संख्या में घटकों का उपयोग करके उच्च प्रतिबाधा मान प्राप्त किया जा सकता है।

R-2R रेसिस्टर सीढ़ी नेटवर्क (डिजिटल से एनालॉग रूपांतरण)


चित्र 1 में एक मूल R–2R रेसिस्टर लैडर नेटवर्क दिखाया गया है। बिट a−1 (सबसे महत्वपूर्ण बिट, एमएसबी) बिट a0 (कम से कम महत्वपूर्ण बिट, एलएसबी) के माध्यम से डिजिटल लॉजिक गेट से संचालित होते हैं। आदर्श रूप से, बिट इनपुट V = 0 (तर्क 0) और V = Vref (तर्क 1) के बीच स्विच किए जाते हैं। R-2R नेटवर्क इन डिजिटल बिट्स को आउटपुट वोल्टेज Vout में उनके योगदान में भारित करने का कारण बनता है। इस पर निर्भर करते हुए कि कौन से बिट को 1 पर सेट किया गया है और कौन से 0 पर आउटपुट वोल्टेज (वाउट) का 0 और Vref के बीच संबंधित चरणबद्ध मान होगा, बिट 0 के अनुरूप न्यूनतम चरण का मान घटाएगा। Vref का वास्तविक मान (और तर्क का वोल्टेज 0) डिजिटल सिग्नल उत्पन्न करने के लिए उपयोग की जाने वाली तकनीक के प्रकार पर निर्भर करेगा। N बिट्स और 0 V/Vref लॉजिक स्तरों वाले R–2R डीएसी के डिजिटल मान वैल के लिए, आउटपुट वोल्टेज Vout है:


 * $$V_o = V_{ref} \times \tfrac{\text{Value}}{2^N}$$

उदाहरण के लिए, यदि N = 5 (इसलिए 2N = 32) और Vref= 3.3 V (विशिष्ट CMOS तर्क 1 वोल्टेज), फिर Vout 0 वोल्ट (VAL = 0 = 000002) के बीच भिन्न होगा) और अधिकतम (VAL = 31 = 111112):


 * $$V_o = 3.3\,\text{V} \times \tfrac{31}{2^5} = 3.196875\,\text{V}$$

चरणों के साथ (VAL = 1 = 000012 के अनुसार)


 * $$\Delta V_o = 3.3\,\text{V} \times \tfrac {1}{2^5} = 0.103125\,\text{V}$$

R–2R सीढ़ी सस्ती है और निर्माण के लिए अपेक्षाकृत आसान है क्योंकि केवल दो प्रतिरोधक मानों की आवश्यकता होती है (या एक भी, यदि R को 2R की जोड़ी को समानांतर में रखकर बनाया जाता है, या यदि 2R को R की जोड़ी को अंदर रखकर बनाया जाता है शृंखला)। यह तेज है और निश्चित आउटपुट प्रतिबाधा R है। R–2R सीढ़ी वर्तमान डिवाइडर की एक स्ट्रिंग के रूप में काम करती है, जिसकी आउटपुट स्पष्ट ता पूरी तरह से इस बात पर निर्भर करती है कि प्रत्येक प्रतिरोधक दूसरों से कितनी अच्छी तरह मेल खाता है। एमएसबी रेसिस्टर्स में छोटी अशुद्धियाँ एलएसबी रेसिस्टर्स के योगदान को पूरी तरह से समाप्त कर सकती हैं। इसका परिणाम प्रमुख क्रॉसिंगों पर गैर-मोनोटोनिक व्यवहार हो सकता है, जैसे कि 011112 से 100002 तक उपयोग किए गए लॉजिक गेट्स के प्रकार और लॉजिक परिपथ के डिज़ाइन के आधार पर, ऐसे प्रमुख क्रॉसिंग पर संक्रमणकालीन वोल्टेज स्पाइक्स हो सकते हैं, यहां तक ​​​​कि पूर्ण प्रतिरोधी मूल्यों के साथ भी इन्हें आउटपुट नोड पर समाई के साथ फ़िल्टर किया जा सकता है (बैंडविड्थ में परिणामी कमी कुछ अनुप्रयोगों में महत्वपूर्ण हो सकती है)। अंत में, 2R प्रतिरोध डिजिटल-आउटपुट प्रतिबाधा के साथ श्रृंखला में है। कुछ स्थितियों में उच्च-आउटपुट-प्रतिबाधा द्वार (जैसे, एलवीडीएस) अनुपयुक्त हो सकते हैं। उपरोक्त सभी कारणों (और निश्चित रूप से अन्य) के लिए, इस प्रकार का डीएसी अपेक्षाकृत कम संख्या में बिट्स तक ही सीमित रहता है चूँकि एकीकृत परिपथ बिट्स की संख्या को 14 या इससे भी अधिक तक बढ़ा सकते हैं जो की 8 बिट या उससे कम अधिक विशिष्ट है।

R-2R प्रतिरोधक सीढ़ी की स्पष्टता
अधिक महत्वपूर्ण बिट्स के साथ उपयोग किए जाने वाले प्रतिरोधों को कम महत्वपूर्ण बिट्स के साथ उपयोग किए जाने वाले प्रतिरोधों की तुलना में आनुपातिक रूप से अधिक स्पष्ट होना चाहिए; उदाहरण के लिए, ऊपर चर्चा किए गए R–2R नेटवर्क में, बिट-4 (एमएसबी) रेसिस्टर्स में अशुद्धियाँ R/32 (अर्थात, 3% से बहुत उत्तम ) की तुलना में नगण्य होनी चाहिए। इसके अतिरिक्त 100002-से-011112 पर समस्याओं से बचने के लिए संक्रमण निचले बिट्स में अशुद्धियों का योग R/32 से अधिक कम होना चाहिए। आवश्यक स्पष्ट ता प्रत्येक अतिरिक्त बिट के साथ दोगुनी हो जाती है: 8 बिट्स के लिए आवश्यक स्पष्ट ता 1/256 (0.4%) से उत्तम होगी। एकीकृत परिपथ के अंदर उच्च स्पष्ट ता वाले R-2R नेटवर्क को पतली फिल्म तकनीक का उपयोग करके सीधे एक सब्सट्रेट पर मुद्रित किया जा सकता है यह सुनिश्चित करते हुए कि प्रतिरोध समान विद्युत विशेषताओं को साझा करते हैं। फिर भी आवश्यक स्पष्ट ता प्राप्त करने के लिए उन्हें अधिकांशतः लेजर ट्रिमिंग लेज़र-ट्रिम किया जाना चाहिए। 16-बिट स्पष्ट ता प्राप्त करने वाले डिजिटल-से-एनालॉग कन्वर्टर्स के लिए इस तरह के एकीकृत परिपथ ऑन-चिप रेसिस्टर सीढ़ी का प्रदर्शन किया गया है।

असमान रग के साथ अवरोधक सीढ़ी
यह आवश्यक नहीं है कि R–2R सीढ़ी का प्रत्येक रग समान प्रतिरोधक मानों का उपयोग करता है। यह केवल आवश्यक है कि 2R मान, R मान के योग के साथ-साथ थेवेनिन के प्रमेय से मेल खाता हो। थेवेनिन-निम्न-महत्व के समतुल्य प्रतिरोध चित्रा 2 असमान प्रतिरोधकों के साथ एक रैखिक 4-बिट डीएसी दिखाता है।

यह एक समय में एक बिट डीएसी बनाकर प्रतिरोधों के विषम संग्रह से यथोचित स्पष्ट डीएसी बनाने की अनुमति देता है। प्रत्येक चरण में, रग और लेग के लिए प्रतिरोधों को चुना जाता है जिससे रग मान लेग मान और पिछले रूंगों के समतुल्य प्रतिरोध से मेल खाता हो। उपलब्ध संयोजनों की संख्या बढ़ाने के लिए अन्य प्रतिरोधों को श्रृंखला या समानांतर में जोड़कर रग और लेग प्रतिरोधों का निर्माण किया जा सकता है। यह प्रक्रिया स्वचालित हो सकती है।

यह भी देखें

 * लॉगरिदमिक प्रतिरोधी सीढ़ी
 * डिज़िटल से एनालॉग कन्वर्टर
 * कोवॉक्स स्पीच थिंग
 * वोल्टेज सीढ़ी

बाहरी संबंध

 * ECE209: डीएसी Lecture Notes - Ohio State University
 * EE247: D/A Converters - Berkeley University of California
 * Simplified DAC/ADC Lecture Notes - University of Michigan
 * Digital to Analog Converters (slides) - Georgia Tech
 * Tutorial MT-014: String DACs and Fully-Decoded DACs - Analog Devices
 * Tutorial MT-015: Binary DACs - Analog Devices
 * Tutorial MT-016: Segmented DACs - Analog Devices
 * Tutorial MT-018: Intentionally Nonlinear DACs - Analog Devices
 * R2R Resistor Ladder Networks - BI Technologies
 * R/2R Ladder Networks Application Note - TT Electronics