क्लॉक सिग्नल

इलेक्ट्रॉनिक्स और विशेष रूप से समकालिक डिजिटल विद्युत परिपथ में, एक क्लॉक सिग्नल (ऐतिहासिक रूप से लॉजिक विस्पन्द) के रूप में भी जाना जाता है। यह एक उच्च और निम्न स्थिति के बीच दोलन करता है तथा अंकीय विद्युत परिपथ के कार्यों को समन्वित करने के लिए मेट्रोनोम (ताल-मापनी) की तरह उपयोग किया जाता है।

क्लॉक सिग्नल (इलेक्ट्रिकल इंजीनियरिंग) एक घड़ी जनरेटर द्वारा निर्मित होता है। यद्यपि इसमें अधिक जटिल व्यवस्थाओं का उपयोग किया जाता है अतः सबसे आम क्लॉक सिग्नल एक वर्ग तरंग के रूप में होता है जिसमें 50% उपयोगिता अनुपात होता है, सामान्यतः एक निश्चित, स्थिर, आवृत्ति के साथ समकालीन बनाने की क्रिया के लिए क्लॉक सिग्नल का उपयोग करने वाले परिपथ बढ़ते या घटते किनारे पर, या, डबल डेटा दर के मामले में, घड़ी चक्र के बढ़ते और गिरते किनारों दोनों में सक्रिय हो सकते हैं।

डिजिटल परिपथ
पर्याप्त जटिलता वाले अधिकांश एकीकृत परिपथ(आईसी) विभिन्न भागों को समकालिक करने के लिए एक क्लॉक सिग्नल का उपयोग करते हैं, जो सबसे खराब स्थिति वाले आंतरिक प्रसार विलंब की तुलना में धीमी गति से घूर्णन करते हैं। कुछ स्थितियों में, एक पूर्वानुमानित क्रिया करने के लिए एक से अधिक क्लॉक सिग्नल की आवश्यकता होती है। जैसे-जैसे IC अधिक जटिल होते जाते हैं, सभी परिपथों को सटीक और समकालिक घड़ियों की आपूर्ति की समस्या और अधिक कठिन होती जाती है। इस तरह के जटिल चिप्स का प्रमुख उदाहरण माइक्रोप्रोसेसर है, जो आधुनिक कंप्यूटरों का केंद्रीय घटक है और एक क्रिस्टल दोलक की घड़ी पर निर्भर करता है। अतुल्यकालिक परिपथ की तरह अतुल्यकालिक सीपीयू एकमात्र अपवाद हैं।

किसी क्लॉक सिग्नल को संरक्षित किया जा सकता है, जो कि किसी नियंत्रण संकेत के साथ संयुक्त होता है, यह किसी विद्युत परिपथ के एक निश्चित हिस्से के लिए क्लॉक सिग्नल को सक्षम या अक्षम करता है। इस तकनीक का उपयोग अक्सर अंकीय विद्युत परिपथ के कुछ भागों को निष्क्रिय करके बिजली बचाने के लिए किया जाता है। जब वे उपयोग में नहीं होते हैं उस समय विश्लेषण में बढ़ी हुई जटिलता के नियंत्रण में उपयोग किया जाता है।

सिंगल-फेज क्लॉक
अधिकांश आधुनिक समकालिक विद्युत परिपथ केवल एकल चरण घड़ी का उपयोग करते हैं - दूसरे शब्दों में, सभी क्लॉक सिग्नल (प्रभावी रूप से) 1 तार पर प्रेषित होते हैं।

डबल-फेज क्लॉक
समकालिक विद्युत परिपथ में, एक "दो-चरण घड़ी" 2 तारों पर वितरित क्लॉक सिग्नलों को संदर्भित करती है,प्रत्येक गैर-अतिव्यापी दालों के साथ, परंपरागत रूप से एक तार को चरण 1 या 1 (phi1) कहा जाता है, दूसरे तार को चरण 2 या 2 संकेत होता है।  चूंकि दो चरणों को गैर-अतिव्यापी गारंटी दी जाती है, इसलिए किनारे-ट्रिगर फ्लिप-फ्लॉप के बजाय गेटेड लैच का उपयोग राज्य की जानकारी को संग्रहीत करने के लिए किया जा सकता है, जब तक कि एक चरण पर लैच करने के लिए इनपुट केवल दूसरे चरण में कुंडी से आउटपुट पर निर्भर करता है। चूंकि एक सुरक्षा पूर्ण कुंडी एज-ट्रिगर फ्लिप-फ्लॉप के लिए केवल चार द्वार की तुलना में छह द्वार का उपयोग करता है, इसलिए दो चरण की घड़ी एक छोटे समग्र सुरक्षा पूर्ण संख्या के साथ एक डिज़ाइन का कारण बन सकती है, लेकिन आमतौर पर डिज़ाइन कठिनाई और प्रदर्शन में कुछ दंड पर होती है।

1970 के दशक में मेटल ऑक्साइड सेमीकंडक्टर (MOS) IC में आमतौर पर दोहरी क्लॉक सिग्नल(दो-चरण वाली घड़ी) का इस्तेमाल किया जाता था। ये मोटोरोला 6800 और इंटेल 8080 माइक्रोप्रोसेसरों दोनों के लिए बाह्य रूप से उत्पन्न हुए थे। अगली पीढ़ी के माइक्रोप्रोसेसरों में चिप पर घड़ी की पीढ़ी शामिल है। 8080 2 मेगाहर्ट्ज घड़ी का उपयोग करता है लेकिन प्रसंस्करण थ्रूपुट 1 मेगाहर्ट्ज 6800 के समान है। 8080 को प्रोसेसर निर्देश निष्पादित करने के लिए अधिक घड़ी चक्र की आवश्यकता होती है।6800 की न्यूनतम घड़ी दर 100 kHz है और 8080 में न्यूनतम घड़ी दर 500 kHz है। 1976 तक दोनों माइक्रोप्रोसेसरों के उच्च गति वाले संस्करण जारी किए गए थे। 6501 के लिए बाहरी 2-चरण घड़ी जनरेटर की आवश्यकता होती है। एमओएस टेक्नोलॉजी 6502 आंतरिक रूप से समान 2-चरण तर्क का उपयोग करती है, लेकिन इसमें दो-चरण घड़ी जनरेटर ऑन-चिप भी शामिल है, इसलिए इसे सिस्टम डिज़ाइन को सरल बनाने के लिए केवल एक चरण घड़ी इनपुट की आवश्यकता होती है।

4-चरण घड़ी
कुछ प्रारंभिक एकीकृत परिपथ चार-चरण तर्क का उपयोग करते हैं, जिसके लिए चार चरण घड़ी इनपुट की आवश्यकता होती है जिसमें चार अलग,गैर-अतिव्यापी क्लॉक सिग्नल शामिल होते हैं। यह विशेष रूप से शुरुआती माइक्रोप्रोसेसरों जैसे कि नेशनल सेमीकंडक्टर IMP-16, टेक्सास इंस्ट्रूमेंट्स TMS9900, और DEC LSI-11 में उपयोग किए जाने वाले वेस्टर्न डिजिटल WD16 चिपसेट में आम था।

नए CMOS प्रोसेसर जैसे DEC WRL मल्टीटाइटन माइक्रोप्रोसेसर में चार चरण घड़ियों का उपयोग शायद ही कभी किया जाता है।। और Intrinsity की Fast14 तकनीक में अधिकांश आधुनिक माइक्रोप्रोसेसर और माइक्रोकंट्रोलर एकल-चरण घड़ी का उपयोग करते हैं।

घड़ी गुणक
कई आधुनिक माइक्रो कंप्यूटर एक "घड़ी गुणक" का उपयोग करते हैं जो कम आवृत्ति वाली बाहरी घड़ी को माइक्रोप्रोसेसर की उपयुक्त घड़ी की दर से गुणा करता है। यह सीपीयू को बाकी कंप्यूटर की तुलना में बहुत अधिक आवृत्ति पर संचालित करने की अनुमति देता है, जो उन स्थितियों में प्रदर्शन लाभ प्रदान करता है जहां सीपीयू को बाहरी कारक (जैसे मेमोरी या इनपुट / आउटपुट) पर प्रतीक्षा करने की आवश्यकता नहीं होती है।

गतिशील आवृत्ति परिवर्तन
अंकीय उपकरणों के विशाल बहुमत को एक निश्चित, निरंतर आवृत्ति पर घड़ी की आवश्यकता नहीं होती है। जब तक न्यूनतम और अधिकतम घड़ी की अवधि का सम्मान किया जाता है, तब तक घड़ी के किनारों के बीच का समय एक किनारे से दूसरे किनारे तक और फिर से पीछे की ओर व्यापक रूप से भिन्न हो सकता है। ऐसे अंकीय उपकरण एक घड़ी जनरेटर के साथ ही काम करते हैं जो गतिशील रूप से इसकी आवृत्ति को बदलता है, जैसे स्प्रेड-स्पेक्ट्रम घड़ी पीढ़ी, गतिशील आवृत्ति स्केलिंग, आदि। स्थिर तर्क का उपयोग करने वाले उपकरणों में अधिकतम घड़ी अवधि भी नहीं होती है (या दूसरे शब्दों में, घड़ी की न्यूनतम आवृत्ति); ऐसे उपकरणों को धीमा और अनिश्चित काल के लिए रोका जा सकता है, फिर बाद में किसी भी समय पूरी घड़ी की गति से फिर से शुरू किया जा सकता है।

अन्य परिपथ
कुछ संवेदनशील मिश्रित-संकेत विद्युत परिपथ, जैसे कि एनालॉग-टू-डिजिटल कन्वर्टर्स, अपने क्लॉक सिग्नलों के रूप में वर्ग तरंगों के बजाय साइन तरंगों का उपयोग करते हैं, क्योंकि वर्ग तरंगों में उच्च-आवृत्ति वाले हार्मोनिक्स होते हैं जो एनालॉग परिपथरी में हस्तक्षेप कर सकते हैं और शोर पैदा कर सकते हैं। इस तरह की साइन वेव क्लॉक अक्सर डिफरेंशियल सिग्नल होते हैं, क्योंकि इस प्रकार के सिग्नल में स्लीव रेट से दोगुना होता है, और इसलिए एक ही वोल्टेज रेंज के साथ सिंगल-एंडेड सिग्नल की टाइमिंग अनिश्चितता का आधा होता है। डिफरेंशियल सिग्नल एक लाइन की तुलना में कम मजबूती से विकीर्ण होते हैं।वैकल्पिक रूप से, बिजली और जमीनी रेखाओं द्वारा परिरक्षित एक एकल लाइन का उपयोग किया जा सकता है।

CMOS विद्युत परिपथ में, सुरक्षा पूर्ण धारिता को लगातार चार्ज और डिस्चार्ज किया जाता है। एक संधारित्र ऊर्जा को नष्ट नहीं करता है, लेकिन ड्राइविंग ट्रांजिस्टर में ऊर्जा बर्बाद हो जाती है। प्रतिवर्ती कंप्यूटिंग में, इस ऊर्जा को संग्रहीत करने और ऊर्जा हानि को कम करने के लिए प्रेरकों का उपयोग किया जा सकता है, लेकिन वे काफी बड़े होते हैं। वैकल्पिक रूप से, साइन वेव क्लॉक,सीएमओएस ट्रांसमिशन गेट्स और ऊर्जा-बचत तकनीकों का उपयोग करके, बिजली की आवश्यकताओं को कम किया जा सकता है।

वितरण
एक चिप के हर हिस्से को घड़ी का संकेत प्राप्त करने का सबसे प्रभावी तरीका है, जिसकी आवश्यकता सबसे कम तिरछी है, एक धातु ग्रिड है। एक बड़े माइक्रोप्रोसेसर में, घड़ी के सिग्नल को चलाने के लिए उपयोग की जाने वाली शक्ति संपूर्ण चिप द्वारा उपयोग की जाने वाली कुल शक्ति का 30% से अधिक हो सकती है। सिरों पर फाटकों के साथ पूरी संरचना और बीच में सभी एम्पलीफायरों को हर चक्र में लोड और अनलोड करना पड़ता है। ऊर्जा बचाने के लिए, घड़ी की गेटिंग अस्थायी रूप से पेड़ के हिस्से को बंद कर देती है।

घड़ी वितरण नेटवर्क (या क्लॉक ट्री, जब यह नेटवर्क एक ट्री बनाता है) क्लॉक सिग्नल को एक कॉमन पॉइंट से उन सभी तत्वों को वितरित करता है, जिन्हें इसकी आवश्यकता होती है। चूंकि यह फ़ंक्शन एक  समकालिक सिस्टम के संचालन के लिए महत्वपूर्ण है, इन क्लॉक सिग्नलों की विशेषताओं और उनके वितरण में उपयोग किए जाने वाले विद्युत नेटवर्क पर बहुत ध्यान दिया गया है। घड़ी के संकेतों को अक्सर सरल नियंत्रण संकेतों के रूप में माना जाता है; हालांकि, इन संकेतों में कुछ बहुत ही विशेष विशेषताएं हैं।

क्लॉक सिग्नल आमतौर पर सबसे बड़े फैनआउट(निर्गतांक) के साथ लोड होते हैं और समकालिक सिस्टम के भीतर किसी भी संकेत की उच्चतम गति पर काम करते हैं। चूंकि डेटा संकेतों को घड़ी के संकेतों द्वारा एक अस्थायी संदर्भ प्रदान किया जाता है, इसलिए घड़ी की तरंगें विशेष रूप से साफ और तेज होनी चाहिए। इसके अलावा, ये क्लॉक सिग्नल विशेष रूप से प्रौद्योगिकी स्केलिंग (मूर के नियम को देखें) से प्रभावित होते हैं, उस लंबी वैश्विक इंटरकनेक्ट लाइनें काफी अधिक प्रतिरोधी हो जाती हैं क्योंकि लाइन आयाम कम हो जाते हैं। यह बढ़ी हुई लाइन प्रतिरोध तुल्यकालिक प्रदर्शन पर घड़ी वितरण के बढ़ते महत्व के प्राथमिक कारणों में से एक है। अंत में, घड़ी के संकेतों के आगमन के समय में किसी भी अंतर और अनिश्चितता का नियंत्रण पूरे सिस्टम के अधिकतम प्रदर्शन को गंभीर रूप से सीमित कर सकता है और एक भयावह दौड़ की स्थिति पैदा कर सकता है जिसमें एक गलत डेटा सिग्नल एक रजिस्टर के भीतर आ सकता है।

अधिकांश समकालिक अंकीय सिस्टम में अनुक्रमिक रजिस्टरों के कैस्केड बैंक होते हैं जिनमें रजिस्टरों के प्रत्येक सेट के बीच संयोजन तर्क होता है। डिजिटल सिस्टम की कार्यात्मक आवश्यकताओं को तर्क चरणों से संतुष्ट किया जाता है। प्रत्येक तर्क चरण देरी का परिचय देता है जो समय के प्रदर्शन को प्रभावित करता है, और समय विश्लेषण द्वारा समय की आवश्यकताओं के सापेक्ष डिजिटल डिज़ाइन के समय प्रदर्शन का मूल्यांकन किया जा सकता है। समय की आवश्यकताओं को पूरा करने के लिए अक्सर विशेष ध्यान दिया जाना चाहिए। उदाहरण के लिए, वैश्विक प्रदर्शन और स्थानीय समय की आवश्यकताओं को महत्वपूर्ण सबसे खराब समय की बाधाओं को पूरा करने के लिए समान दूरी वाली समय खिड़कियों में पाइपलाइन रजिस्टरों के सावधानीपूर्वक सम्मिलन से संतुष्ट किया जा सकता है। क्लॉक डिस्ट्रीब्यूशन नेटवर्क का उचित डिज़ाइन यह सुनिश्चित करने में मदद करता है कि महत्वपूर्ण समय की आवश्यकताएं पूरी हों और कोई दौड़ की स्थिति मौजूद न हो (क्लॉक स्क्यू भी देखें)।

एक सामान्य समकालिक सिस्टम बनाने वाले विलंब घटक निम्नलिखित तीन अलग-अलग उप-प्रणालियों से बने होते हैं: मेमोरी स्टोरेज एलिमेंट्स, लॉजिक एलिमेंट्स और क्लॉकिंग परिपथरी और डिस्ट्रीब्यूशन नेटवर्क।

इन मुद्दों को सुधारने और प्रभावी समाधान प्रदान करने के लिए वर्तमान में उपन्यास संरचनाओं का विकास किया जा रहा है। अनुसंधान के महत्वपूर्ण क्षेत्रों में रेजोनेंट क्लॉकिंग तकनीक, ऑन-चिप ऑप्टिकल इंटरकनेक्ट और स्थानीय समकालीन पद्धतियां शामिल हैं।

अग्रिम पठन

 * Eby G. Friedman (Ed.), Clock Distribution Networks in VLSI Circuits and Systems, ISBN 0-7803-1058-6, IEEE Press. 1995.
 * Eby G. Friedman,, Proceedings of the IEEE, Vol. 89, No. 5, pp. 665–692, May 2001.
 * "ISPD 2010 High Performance Clock Network Synthesis Contest", International Symposium on Physical Design, Intel, IBM, 2010.
 * D.-J. Lee, "High-performance and Low-power Clock Network Synthesis in the Presence of Variation", Ph.D. dissertation, University of Michigan, 2011.
 * I. L. Markov, D.-J. Lee, "Algorithmic Tuning of Clock Trees and Derived Non-Tree Structures", in Proc. Int'l. Conf. Comp.-Aided Design (ICCAD), 2011.
 * V. G. Oklobdzija, V. M. Stojanovic, D. M. Markovic, and N. M. Nedovic, Digital System Clocking: High-Performance and Low-Power Aspects, ISBN 0-471-27447-X, IEEE Press/Wiley-Interscience, 2003.
 * Mitch Dale, "The power of RTL Clock-gating", Electronic Systems Design Engineering Incorporating Chip Design, January 20, 2007.

Adapted from Eby Friedman's column in the ACM SIGDA e-newsletter by Igor Markov

Original text is available at https://web.archive.org/web/20100711135550/http://www.sigda.org/newsletter/2005/eNews_051201.html