आईबीएम z10

Z10 एक माइक्रोप्रोसेसर चिप है जिसे IBM ने अपने IBM सिस्टम z10 मेनफ़्रेम कंप्यूटर  के लिए बनाया है, जो 26 फरवरी 2008 को जारी किया गया था। विकास के दौरान इसे z6 कहा गया।

विवरण
प्रोसेसर जटिल अनुदेश सेट कंप्यूटर  z/आर्किटेक्चर को लागू करता है और इसमें चार  मल्टी कोर  हैं। प्रत्येक कोर में 64 किलोबाइट सीपीयू कैश, 128 केबी एल1 डेटा कैश और 3 मेगाबाइट सीपीयू कैश (आईबीएम द्वारा एल1.5 कैश कहा जाता है) होता है। अंत में, एक 24 एमबी साझा एल3 कैश है (आईबीएम द्वारा एल2 कैश के रूप में संदर्भित)।

चिप का माप 21.7×20.0 मिमी है और इसमें आईबीएम के 65 एनएम इन्सुलेटर पर सिलिकॉन अर्धचालक उपकरण निर्माण  (सीएमओएस 11एस) में निर्मित 993 मिलियन ट्रांजिस्टर शामिल हैं, जो 4.4 गीगाहर्ट्ज और उससे अधिक की गति का समर्थन करते हैं - आईबीएम सिस्टम z9 के रूप में घड़ी की गति से दोगुनी से भी अधिक - एक के साथ 15 FO4 चक्र.

प्रत्येक z10 चिप में दो 48 गीगाबाइट/सेकंड (48 बिलियन बाइट्स प्रति सेकंड) एसएमपी हब पोर्ट, चार 13 जीबी/एस मेमोरी पोर्ट, दो 17 जीबी/एस आई/ओ पोर्ट और 8765 संपर्क हैं।

Z10 प्रोसेसर को POWER6 प्रोसेसर के साथ सह-विकसित किया गया था और यह POWER6 प्रोसेसर के साथ कई डिज़ाइन विशेषताओं को साझा करता है, जैसे फैब्रिकेशन टेक्नोलॉजी, लॉजिक डिज़ाइन, निष्पादन इकाई, फ़्लोटिंग-पॉइंट इकाइयाँ, बस तकनीक (PowerPC_600#6XX_and_GX_buses) और अनुदेश पाइपलाइन  डिज़ाइन शैली, यानी। उच्च आवृत्ति, कम विलंबता, गहरी (z10 में 14 चरण), इन-ऑर्डर पाइपलाइन।

हालाँकि, प्रोसेसर अन्य मामलों में काफी भिन्न हैं, जैसे कैश पदानुक्रम और कैश सुसंगतता, सममित मल्टीप्रोसेसिंग टोपोलॉजी और प्रोटोकॉल, और चिप संगठन। अलग-अलग निर्देश समुच्चयों के परिणामस्वरूप बहुत अलग कोर होते हैं - 894 अद्वितीय z10 निर्देश हैं, जिनमें से 75% पूरी तरह से हार्डवेयर में लागू होते हैं। ज़ेड/आर्किटेक्चर एक जटिल निर्देश सेट कंप्यूटर आर्किटेक्चर है, जो 1960 के दशक के आईबीएम सिस्टम/360 आर्किटेक्चर के साथ संगत है।

पिछले IBM सिस्टम z9 प्रोसेसर से z/आर्किटेक्चर में अतिरिक्त शामिल हैं:
 * बेहतर कोड दक्षता के लिए 50+ नए निर्देश
 * सॉफ्टवेयर/हार्डवेयर कैश अनुकूलन
 * 1 एमबी पेज फ्रेम के लिए समर्थन
 * दशमलव फ़्लोटिंग पॉइंट पूरी तरह से हार्डवेयर में लागू किया गया।

त्रुटि का पता लगाने और पुनर्प्राप्ति पर जोर दिया जाता है, त्रुटि का पता लगाने और सुधार#त्रुटि-सुधार कोड|त्रुटि-सुधार कोड (ईसीसी) एल2 और एल3 कैश और बफ़र्स पर, और अन्यत्र व्यापक समता जाँच के साथ; चिप पर सभी 20,000 से अधिक त्रुटि जांचकर्ताओं में। प्रोसेसर स्थिति को इस तरह से बफ़र किया जाता है कि लगभग सभी हार्डवेयर त्रुटियों के लिए सटीक कोर पुनः प्रयास की अनुमति मिलती है।

भंडारण नियंत्रण
भले ही z10 प्रोसेसर में सममित मल्टीप्रोसेसिंग (एसएमपी) के लिए ऑन-डाई सुविधाएं हैं, एसएमपी हब चिप या स्टोरेज कंट्रोल (एससी) नामक एक समर्पित साथी चिप है जो 24 एमबी ऑफ-डाई सीपीयू कैश जोड़ता है और इसे अन्य z10 के साथ संचार करने देता है। 48 जीबी/सेकेंड पर प्रोसेसर और हब चिप्स। हब चिप में 1.6 बिलियन ट्रांजिस्टर होते हैं और 7984 इंटरकनेक्ट के साथ 20.8×21.4 मिमी मापते हैं। डिज़ाइन प्रत्येक प्रोसेसर को संभावित कुल 48 एमबी साझा एल3 कैश के लिए दो हब चिप्स में कैश साझा करने की अनुमति देता है।

मल्टी-चिप मॉड्यूल
सिस्टम z10|सिस्टम z10 एंटरप्राइज क्लास (EC) पर z10 प्रोसेसर और स्टोरेज कंट्रोल (SC) चिप्स मल्टी-चिप मॉड्यूल (MCMs) पर लगे होते हैं। प्रत्येक z10 EC सिस्टम में अधिकतम चार MCM हो सकते हैं। एक एमसीएम में पांच z10 प्रोसेसर और दो एससी चिप्स होते हैं, कुल मिलाकर प्रति एमसीएम सात चिप्स होते हैं। अतिरेक, विनिर्माण मुद्दों और अन्य परिचालन सुविधाओं के कारण, सभी कोर ग्राहक के लिए उपलब्ध नहीं हैं। सिस्टम z10 EC मॉडल E12, E26, E40 और E56, MCM में 17 उपलब्ध कोर (क्रमशः एक, दो, तीन और चार MCM) हैं, और मॉडल E64 में 17 कोर के साथ एक MCM और 20 कोर के साथ तीन उपलब्ध हैं।

यह भी देखें

 * आईबीएम जेड
 * जेड/ओएस
 * शक्ति6

बाहरी संबंध

 * Is IBM's New Z10 a Big Deal?
 * Redbook Draft: IBM System z10 Enterprise Class Technical Introduction
 * IBM System z10 Enterprise Class – Datasheet
 * IBM Readies Quad-Core z6 Chip for Mainframe Iron – IT Jungle
 * IBM Journal Of Research And Development Issue On System Z10