5 एनएम प्रक्रिया

सेमीकंडक्टर निर्माण में, उपकरणों और प्रणालियों के लिए अंतर्राष्ट्रीय रोडमैप 5 एनएम प्रक्रिया को 7 एनएम प्रक्रिया नोड के बाद एमओएसएफईटी प्रौद्योगिकी नोड के रूप में परिभाषित करता है। 2020 में, सैमसंग इलेक्ट्रॉनिक्स और TSMC ने 5 एनएम चिप्स के वॉल्यूम प्रोडक्शन में प्रवेश किया, जो कि Apple Inc., Marvell Technology Group, Huawei और Qualcomm सहित कंपनियों के लिए निर्मित है। 5 एनएम शब्द का 5 नैनोमीटर आकार के ट्रांजिस्टर के किसी भी वास्तविक भौतिक विशेषता (जैसे गेट की लंबाई, धातु की पिच या गेट पिच) से कोई संबंध नहीं है। IEEE स्टैंडर्ड्स एसोसिएशन इंडस्ट्री कनेक्शन द्वारा प्रकाशित उपकरणों और प्रणालियों के लिए अंतर्राष्ट्रीय रोडमैप के 2021 अपडेट में निहित अनुमानों के अनुसार, 5 एनएम नोड में 51 नैनोमीटर की संपर्क गेट पिच और 30 नैनोमीटर की सबसे सख्त धातु पिच होने की उम्मीद है। हालांकि, वास्तविक विश्व वाणिज्यिक अभ्यास में, 5 एनएम का उपयोग मुख्य रूप से माइक्रोचिप निर्माताओं द्वारा एक विपणन शब्द के रूप में किया जाता है, जो कि बढ़ी हुई ट्रांजिस्टर घनत्व (यानी लघुकरण की एक उच्च डिग्री), बढ़ी हुई गति के संदर्भ में सिलिकॉन सेमीकंडक्टर चिप्स की एक नई, बेहतर पीढ़ी को संदर्भित करता है। और पिछली 7 एनएम प्रक्रिया की तुलना में कम बिजली की खपत।

पृष्ठभूमि
7 एनएम और 5 एनएम ट्रांजिस्टर पर गेट ऑक्साइड परत के माध्यम से क्वांटम टनलिंग प्रभाव मौजूदा सेमीकंडक्टर प्रक्रियाओं का उपयोग करके प्रबंधित करना तेजी से कठिन हो जाता है। 2000 के दशक की शुरुआत में शोधकर्ताओं ने पहली बार 7 एनएम से नीचे के सिंगल-ट्रांजिस्टर उपकरणों का प्रदर्शन किया था। 2002 में, ब्रूस डोरिस, ओमर डोकुमासी, मेइकी इओंग और एंडा मोकुटा सहित एक आईबीएम शोध दल ने एक 7 एनएम प्रक्रिया#टेक्नोलॉजी डेमो|6-नैनोमीटर सिलिकॉन-पर-इन्सुलेटर (SOI) MOSFET का निर्माण किया। 2003 में, हितोशी वाकाबायाशी और शिगेहारु यामागामी के नेतृत्व में NEC में एक जापानी शोध दल ने पहले 5 nm MOSFET का निर्माण किया। 2015 में, IMEC और Cadence Design Systems ने 5 nm टेस्ट चिप्स बनाए थे। गढ़े हुए परीक्षण चिप्स पूरी तरह कार्यात्मक उपकरण नहीं हैं, बल्कि इंटरकनेक्ट्स (एकीकृत सर्किट) परतों के पैटर्निंग का मूल्यांकन करने के लिए हैं। 2015 में, इंटेल ने 5 एनएम नोड के लिए एक पार्श्व नैनोवायर (या गेट-ऑल-अराउंड) एफईटी अवधारणा का वर्णन किया।

2017 में, आईबीएम ने खुलासा किया कि उसने 5 एनएम सिलिकॉन चिप्स बनाए हैं, रेफरी>{{cite web|last1=Sebastian|first1=Anthony|title=IBM ने दुनिया की पहली 5nm चिप का अनावरण किया|url=https://arstechnica.com/gadgets/2017/06/ibm-5nm-chip/|website=Ars Technica|date=5 June 2017|access-date=5 June 2017|archive-date=5 June 2017|archive-url=https://web.archive.org/web/20170605202822/https://arstechnica.com/gadgets/2017/06/ibm-5nm-chip/|url-status=live}गेट-ऑल-अराउंड कॉन्फिगरेशन (GAAFET) में सिलिकॉन नैनोशीट का उपयोग करना, सामान्य FinFET डिज़ाइन से अलग। उपयोग किए गए GAAFET ट्रांजिस्टर में 3 नैनोशीट एक दूसरे के ऊपर खड़ी होती हैं, जो एक ही गेट से पूरी तरह से ढकी होती हैं, ठीक उसी तरह जैसे FinFET में आमतौर पर कई भौतिक पंख साथ-साथ होते हैं जो विद्युत रूप से एक इकाई होते हैं और एक ही गेट से पूरी तरह से ढके होते हैं।. आईबीएम की चिप 50 मिमी मापी गई2 और प्रति मिमी 600 मिलियन ट्रांजिस्टर थे2, कुल 30 बिलियन ट्रांजिस्टर (1667 nm 2 प्रति ट्रांजिस्टर या 41 एनएम ट्रांजिस्टर रिक्ति)।

व्यावसायीकरण
अप्रैल 2019 में, सैमसंग इलेक्ट्रॉनिक्स ने घोषणा की कि वे 2018 की चौथी तिमाही से अपने ग्राहकों को 5 एनएम प्रोसेस (5LPE) टूल पेश कर रहे हैं। अप्रैल 2019 में, TSMC ने घोषणा की कि उनकी 5 एनएम प्रक्रिया (CLN5FF, N5) ने जोखिम उत्पादन शुरू कर दिया है, और यह कि पूर्ण चिप डिज़ाइन विनिर्देश अब संभावित ग्राहकों के लिए उपलब्ध हैं। N5 प्रक्रिया N6 और N7++ में केवल 5 या 4 परतों की तुलना में 14 परतों तक चरम पराबैंगनी लिथोग्राफी का उपयोग कर सकती है। अपेक्षित 28 एनएम न्यूनतम धातु पिच के लिए, अत्यधिक पराबैंगनी लिथोग्राफी # बहु-पैटर्निंग के साथ प्रयोग प्रस्तावित सर्वोत्तम पैटर्निंग विधि है। अपनी 5 एनएम प्रक्रिया के लिए, सैमसंग ने धातु में और परतों के माध्यम से स्टोचैस्टिक (यादृच्छिक) दोषों की घटना के कारण स्वचालित जांच और फिक्स द्वारा प्रक्रिया दोष शमन शुरू किया। अक्टूबर 2019 में, TSMC ने कथित तौर पर 5 एनएम Apple A14 का नमूना लेना शुरू किया। दिसंबर 2019 में, TSMC ने लगभग 80% की औसत उपज की घोषणा की, जिसमें 17.92 मिमी के डाई आकार के साथ उनके 5 एनएम परीक्षण चिप्स के लिए 90% से अधिक प्रति वेफर की अधिकतम उपज थी। 2। 2020 के मध्य में TSMC ने दावा किया कि इसकी (N5) 5 एनएम प्रक्रिया ने इसकी 7 एनएम N7 प्रक्रिया की तुलना में 1.8 गुना घनत्व प्रदान किया, जिसमें 15% गति सुधार या 30% कम बिजली की खपत थी; एक बेहतर उप-संस्करण (N5P या N4) को N5 पर +5% गति या -10% शक्ति के साथ बेहतर बनाने का दावा किया गया था। 13 अक्टूबर 2020 को, Apple ने Apple A14 का उपयोग करके एक नए iPhone 12 लाइनअप की घोषणा की। HiSilicon#Kirin 9000 और Kirin 9000E का उपयोग करने वाले Huawei Mate 40 लाइनअप के साथ, A14 और Kirin 9000 TSMC के 5 nm नोड पर व्यावसायीकरण करने वाले पहले उपकरण थे। बाद में, 10 नवंबर 2020 को, Apple ने Apple M1, एक अन्य 5 nm चिप का उपयोग करते हुए तीन नए Mac मॉडल भी प्रदर्शित किए। सेमियानालिसिस के अनुसार, A14 प्रोसेसर का ट्रांजिस्टर घनत्व 134 मिलियन ट्रांजिस्टर प्रति मिमी है 2। अक्टूबर 2021 में, TSMC ने अपने 5 nm प्रोसेस परिवार का एक नया सदस्य पेश किया: N4P। N5 की तुलना में, नोड 11% उच्च प्रदर्शन (N4 के मुकाबले 6% अधिक), 22% उच्च ऊर्जा दक्षता, 6% उच्च ट्रांजिस्टर घनत्व और कम मास्क काउंट प्रदान करता है। TSMC को 2022 की दूसरी छमाही तक पहला टेपआउट होने की उम्मीद है। दिसंबर 2021 में, TSMC ने HPC अनुप्रयोगों के लिए डिज़ाइन किए गए अपने 5nm प्रोसेस परिवार के एक नए सदस्य की घोषणा की: N4X। इस प्रक्रिया में अनुकूलित ट्रांजिस्टर डिजाइन और संरचनाएं, कम प्रतिरोध और लक्षित धातु परतों की समाई और उच्च घनत्व वाले एमआईएम कैपेसिटर शामिल हैं। प्रक्रिया 15% उच्च प्रदर्शन बनाम N5 (या 4% बनाम N4P तक) 1.2 V पर पेश करेगी और 1.2 V से अधिक वोल्टेज की आपूर्ति करेगी। TSMC को उम्मीद है कि N4X 2023 की पहली छमाही तक जोखिम उत्पादन में प्रवेश करेगा।

जून 2022 में, Intel ने Intel 4 प्रक्रिया (2021 में नाम बदलने से पहले 7nm के रूप में जाना जाता है) के बारे में कुछ विवरण प्रस्तुत किए: EUV का उपयोग करने वाली कंपनी की पहली प्रक्रिया, Intel 7 की तुलना में 2x उच्च ट्रांजिस्टर घनत्व (जिसे 10nm ESF (एन्हांस्ड सुपर फिन) के रूप में जाना जाता है) इंटरकनेक्ट की बेहतरीन पांच परतों के लिए कोबाल्ट-क्लैड कॉपर का उपयोग, आईएसओ पावर पर 21.5% उच्च प्रदर्शन या इंटेल 7 आदि की तुलना में 0.65 वी पर आईएसओ फ्रीक्वेंसी पर 40% कम पावर। इंटेल का पहला उत्पाद इंटेल पर फैब किया जाना है। 4 उल्का झील है, जो 2022 की दूसरी तिमाही में संचालित है और 2023 में शिपिंग के लिए निर्धारित है। इंटेल 4 ने 50 एनएम के गेट पिच, 30 एनएम के फिन और न्यूनतम धातु पिच, और 240 एनएम की लाइब्रेरी ऊंचाई दोनों से संपर्क किया है। मेटल-इंसुलेटर-मेटल कैपेसिटेंस को Intel 7 की तुलना में 376 fF/μm² तक बढ़ाया गया था, जो मोटे तौर पर 2x था। प्रक्रिया HPC अनुप्रयोगों के लिए अनुकूलित है और <0.65 V से> 1.3 V तक वोल्टेज का समर्थन करती है। Intel 4 के लिए WikiChip का ट्रांजिस्टर घनत्व अनुमान 123.4 Mtr./mm², Intel 7 के लिए 60.5 Mtr./mm² से 2.04x है। हालांकि, उच्च-घनत्व SRAM सेल ने Intel 7 की तुलना में केवल 0.77x (0.0312 से 0.024 μm²) और उच्च-प्रदर्शन सेल को 0.68x (0.0441 से 0.03 μm²) बढ़ाया है।

27 सितंबर 2022 को, AMD ने TSMC 5 nm प्रक्रिया और Zen 4 माइक्रोआर्किटेक्चर पर आधारित केंद्रीय प्रसंस्करण इकाइयों की Ryzen 7000 श्रृंखला को आधिकारिक रूप से लॉन्च किया। रेफरी>{{cite web |date=29 August 2022 |title=AMD ने “Zen 4” आर्किटेक्चर के साथ Ryzen 7000 सीरीज डेस्कटॉप प्रोसेसर लॉन्च किया: गेमिंग में सबसे तेज कोर|url=https://www.amd.com/en/press-releases/2022-08-29-amd-launches-ryzen-7000-series-desktop-processors-zen-4-architecture-the|accessdate=31 March 2023} ज़ेन 4 x86-आधारित डेस्कटॉप प्रोसेसर के लिए 5 एनएम प्रक्रिया का पहला उपयोग चिह्नित करता है। AMD ने RDNA 3 पर आधारित ग्राफिक्स प्रोसेसिंग यूनिट की Radeon 7000 श्रृंखला भी लॉन्च की, जो TSMC 5nm प्रक्रिया का भी उपयोग करती है। रेफरी>

5 एनएम प्रोसेस नोड
ट्रांजिस्टर गेट पिच को सीपीपी (संपर्कित पॉली पिच) के रूप में भी जाना जाता है और इंटरकनेक्ट पिच को एमएमपी (न्यूनतम धातु पिच) भी कहा जाता है।

5 एनएम से आगे
3 एनएम (3-नैनोमीटर) 5 एनएम के बाद अगले नोड के लिए सामान्य शब्द है।, TSMC की योजना 2022 के लिए 3 एनएम नोड का व्यावसायीकरण करने की है, जबकि SAMSUNG  और इंटेल की 2023 के लिए योजना है। 3.5 एनएम को 5 एनएम से आगे के पहले नोड के लिए एक नाम के रूप में भी दिया गया है।

बाहरी संबंध

 * 5 nm lithography process