आईबीएम पावर आर्किटेक्चर

IBM POWER IBM द्वारा विकसित एक अल्प निर्देश सेट कंप्यूटर  (RISC)  निर्देश सेट वास्तुकला  (ISA) है। यह नाम परफॉरमेंस ऑप्टिमाइजेशन विथ एनहांस्ड आरआईएससी का संक्षिप्त रूप है। 1990 के दशक के दौरान ISA का उपयोग IBM के हाई एंड माइक्रोप्रोसेसरों के लिए आधार के रूप में किया जाता है और इसका उपयोग IBM के कई सर्वरों, मिनीकंप्यूटरों, वर्कस्टेशनों और सुपर कंप्यूटरों में किया जाता है। इन प्रोसेसरों को POWER1 (RIOS-1, RIOS.9, RISC सिंगल चिप, RAD6000) और POWER2 (POWER2, ​​POWER2+ और P2SC) कहा जाता है।

ISA PowerPC इंस्ट्रक्शन सेट आर्किटेक्चर में विकसित हुआ और 1998 में IBM ने POWER3 प्रोसेसर पेश किया जो मुख्य रूप से 32/64-बिट PowerPC प्रोसेसर था, लेकिन पश्चगामी संगतता के लिए IBM POWER आर्किटेक्चर शामिल था। मूल IBM POWER आर्किटेक्चर को तब छोड़ दिया गया था। PowerPC 2006 में तीसरे Power ISA में विकसित हुआ।

IBM अपने अनुप्रयोग-विशिष्ट एकीकृत सर्किट (ASIC) पेशकशों में उपयोग के लिए PowerPC माइक्रोप्रोसेसर कोर का विकास करना जारी रखे हुए है। कई उच्च मात्रा वाले अनुप्रयोग PowerPC कोर एम्बेड करते हैं।

801 अनुसंधान परियोजना
1974 में, आईबीएम ने कम से कम 300 कॉल प्रति सेकंड से निपटने की संभावित क्षमता के साथ एक बड़े टेलीफोन-स्विचिंग नेटवर्क बनाने के डिजाइन उद्देश्य के साथ एक परियोजना शुरू की। यह अनुमान लगाया गया था कि वास्तविक समय की प्रतिक्रिया को बनाए रखते हुए प्रत्येक कॉल को संभालने के लिए 20,000 मशीन निर्देशों की आवश्यकता होगी, इसलिए 12 MIPS के प्रदर्शन वाले प्रोसेसर को आवश्यक समझा गया। यह आवश्यकता उस समय के लिए अत्यंत महत्वाकांक्षी थी, लेकिन यह महसूस किया गया कि समकालीन सीपीयू की बहुत सारी जटिलता से दूर किया जा सकता है, क्योंकि इस मशीन को केवल I/O, शाखाओं को निष्पादित करने, रजिस्टर-रजिस्टर जोड़ने, रजिस्टरों के बीच डेटा स्थानांतरित करने की आवश्यकता होगी और स्मृति, और भारी अंकगणित करने के लिए विशेष निर्देशों की कोई आवश्यकता नहीं होगी।

यह सरल डिजाइन दर्शन, जिसमें एक जटिल ऑपरेशन के प्रत्येक चरण को एक मशीन निर्देश द्वारा स्पष्ट रूप से निर्दिष्ट किया जाता है, और सभी निर्देशों को एक ही स्थिर समय में पूरा करने की आवश्यकता होती है, बाद में जोखिम  के रूप में जाना जाने लगा।

1975 तक बिना प्रोटोटाइप के टेलीफोन स्विच परियोजना को रद्द कर दिया गया था। परियोजना के पहले वर्ष में किए गए सिमुलेशन के अनुमानों से, हालांकि, ऐसा लग रहा था कि इस परियोजना के लिए डिज़ाइन किया जा रहा प्रोसेसर एक बहुत ही आशाजनक सामान्य-उद्देश्य वाला प्रोसेसर हो सकता है, इसलिए थॉमस जे. वाटसन रिसर्च सेंटर बिल्डिंग #801 में काम जारी रहा। 801 परियोजना।

1982 चीता परियोजना
वाटसन रिसर्च सेंटर में दो वर्षों के लिए, 801 डिज़ाइन की superscalar सीमाओं का पता लगाया गया, जैसे प्रदर्शन को बेहतर बनाने के लिए कई कार्यात्मक इकाइयों का उपयोग करके डिज़ाइन को लागू करने की व्यवहार्यता, आईबीएम सिस्टम/360 मॉडल 91 और में किए गए कार्यों के समान CDC 6600 (हालांकि मॉडल 91 एक CISC डिज़ाइन पर आधारित था), यह निर्धारित करने के लिए कि क्या एक RISC मशीन प्रति चक्र कई निर्देशों को बनाए रख सकती है, या बहु-निष्पादन-इकाइयों की अनुमति देने के लिए 801 डिज़ाइन में कौन से डिज़ाइन परिवर्तन किए जाने की आवश्यकता है।.

प्रदर्शन को बढ़ाने के लिए, चीता की अलग शाखा, फिक्स्ड-पॉइंट और फ्लोटिंग-पॉइंट निष्पादन इकाइयाँ थीं। बहु-निष्पादन-इकाइयों के लिए अनुमति देने के लिए 801 डिज़ाइन में कई बदलाव किए गए थे। चीता को मूल रूप से  द्विध्रुवी जंक्शन ट्रांजिस्टर  उत्सर्जक-युग्मित तर्क (ECL) तकनीक का उपयोग करके निर्मित करने की योजना थी, लेकिन 1984 तक पूरक धातु-ऑक्साइड-सेमीकंडक्टर (CMOS) तकनीक ने ट्रांजिस्टर-लॉजिक प्रदर्शन में सुधार करते हुए सर्किट एकीकरण के स्तर में वृद्धि की।

अमेरिका परियोजना
1985 में, दूसरी पीढ़ी के RISC आर्किटेक्चर पर अनुसंधान IBM थॉमस जे. वाटसन रिसर्च सेंटर में शुरू हुआ, जो AMERICA आर्किटेक्चर का निर्माण करता है; 1986 में, आईबीएम ऑस्टिन ने उस वास्तुकला के आधार पर RS/6000 श्रृंखला विकसित करना शुरू किया।

शक्ति
फरवरी 1990 में, आईबीएम के पहले कंप्यूटरों में पावर इंस्ट्रक्शन सेट को शामिल करने के लिए आरआईएससी सिस्टम/6000 या आरएस/6000 कहा जाता था। इन RS/6000 कंप्यूटरों को दो वर्गों, कार्य केंद्र  और सर्वर (कंप्यूटिंग) में विभाजित किया गया था, और इसलिए इन्हें पॉवरस्टेशन और पॉवरसर्वर के रूप में पेश किया गया। RS/6000 CPU में 2 कॉन्फ़िगरेशन थे, जिन्हें RIOS-1 और RIOS.9 (या अधिक सामान्यतः POWER1 CPU) कहा जाता है। एक RIOS-1 कॉन्फ़िगरेशन में कुल 10 असतत चिप्स थे - एक निर्देश कैश चिप, फिक्स्ड-पॉइंट चिप, फ्लोटिंग-पॉइंट चिप, 4 डेटा कैश चिप्स, स्टोरेज कंट्रोल चिप, इनपुट/आउटपुट चिप्स और एक क्लॉक चिप। कम लागत वाले RIOS.9 कॉन्फ़िगरेशन में 8 असतत चिप्स थे - एक निर्देश कैश चिप, फिक्स्ड-पॉइंट चिप, फ्लोटिंग-पॉइंट चिप, 2 डेटा कैश चिप्स, स्टोरेज कंट्रोल चिप, इनपुट/आउटपुट चिप और एक क्लॉक चिप।

आरआईओएस, आरएससी (आरआईएससी सिंगल चिप के लिए) का सिंगल-चिप कार्यान्वयन, निम्न-अंत आरएस/6000 के लिए विकसित किया गया था; आरएससी का उपयोग करने वाली पहली मशीनें 1992 में जारी की गईं।

पावर 2
IBM ने ऑस्टिन, टेक्सास में 1991 में Apple/IBM/Motorola गठबंधन के निर्माण से दो साल पहले POWER1 के उत्तराधिकारी के रूप में POWER2 प्रोसेसर प्रयास शुरू किया। Apple/IBM/Motorola प्रयास को जम्प स्टार्ट करने के लिए संसाधनों के डायवर्जन से प्रभावित होने के बावजूद, POWER2 को स्टार्ट से सिस्टम शिपमेंट तक पाँच साल लगे। नवंबर 1993 में जब इसकी घोषणा की गई थी, तब एक दूसरी फिक्स्ड-पॉइंट यूनिट, एक दूसरी फ्लोटिंग पॉइंट यूनिट, और डिज़ाइन में अन्य प्रदर्शन संवर्द्धन को जोड़कर, POWER2 में नेतृत्व का प्रदर्शन था।

निर्देश सेट में नए निर्देश भी जोड़े गए:
 * क्वाड-वर्ड स्टोरेज निर्देश। क्वाड-वर्ड लोड इंस्ट्रक्शन दो आसन्न डबल-सटीक मानों को दो आसन्न फ़्लोटिंग-पॉइंट रजिस्टरों में ले जाता है।
 * हार्डवेयर स्क्वायर रूट निर्देश।
 * फ़्लोटिंग-पॉइंट से पूर्णांक रूपांतरण निर्देश।

1996 में RS/6000 और RS/6000 SP2 उत्पाद लाइनों का समर्थन करने के लिए, IBM की अपनी डिज़ाइन टीम थी जिसने IBM के सबसे अधिक Apple/IBM/Motorola गठबंधन के बाहर POWER2, ​​P2SC (POWER2 सुपर चिप) के एकल-चिप संस्करण को लागू किया। उन्नत और सघन CMOS-6S प्रक्रिया। P2SC ने सभी अलग-अलग POWER2 इंस्ट्रक्शन कैश, फिक्स्ड पॉइंट, फ्लोटिंग पॉइंट, स्टोरेज कंट्रोल और डेटा कैश चिप्स को एक विशाल डाई पर संयोजित किया। इसकी शुरुआत के समय, P2SC उद्योग में सबसे बड़ा और उच्चतम ट्रांजिस्टर काउंट प्रोसेसर था। इसके आकार, जटिलता और उन्नत CMOS प्रक्रिया की चुनौती के बावजूद, प्रोसेसर का पहला टेप-आउट संस्करण शिप करने में सक्षम था, और इसकी घोषणा के समय इसका नेतृत्व फ़्लोटिंग पॉइंट प्रदर्शन था। P2SC 1997 के आईबीएम डीप ब्लू (शतरंज कंप्यूटर) शतरंज खेलने वाले सुपरकंप्यूटर में इस्तेमाल किया जाने वाला प्रोसेसर था जिसने शतरंज के ग्रैंडमास्टर गैरी कास्परोव को हराया था। इसके जुड़वां परिष्कृत एमएएफ फ्लोटिंग पॉइंट यूनिट और विशाल विस्तृत और निम्न विलंबता मेमोरी इंटरफेस के साथ, पी2एससी को मुख्य रूप से इंजीनियरिंग और वैज्ञानिक अनुप्रयोगों पर लक्षित किया गया था। P2SC अंततः POWER3 द्वारा सफल हुआ, जिसमें 64-बिट, SMP क्षमता और P2SC के परिष्कृत ट्विन MAF फ्लोटिंग पॉइंट यूनिट के अलावा PowerPC में पूर्ण संक्रमण शामिल था।

आर्किटेक्चर
पावर डिज़ाइन सीधे IBM 801 के CPU से लिया गया है, जिसे व्यापक रूप से पहला सच्चा RISC प्रोसेसर डिज़ाइन माना जाता है। आईबीएम हार्डवेयर के अंदर कई अनुप्रयोगों में 801 का उपयोग किया गया था।

लगभग उसी समय पीसी/आरटी जारी किया जा रहा था, आईबीएम ने बाजार पर सबसे शक्तिशाली सीपीयू डिजाइन करने के लिए अमेरिका प्रोजेक्ट शुरू किया। वे मुख्य रूप से 801 डिज़ाइन में दो समस्याओं को ठीक करने में रुचि रखते थे:


 * 801 को एक घड़ी चक्र में पूरा करने के लिए सभी निर्देशों की आवश्यकता होती है, जो तैरनेवाला स्थल निर्देशों को रोकता है।
 * हालांकि डिकोडर पाइपलाइन (कंप्यूटिंग) डी इन एकल-चक्र संचालन के साइड इफेक्ट के रूप में था, उन्होंने सुपरस्क्लेर प्रभाव का उपयोग नहीं किया।

फ़्लोटिंग पॉइंट अमेरिका प्रोजेक्ट के लिए एक फोकस बन गया, और आईबीएम 1980 के दशक की शुरुआत में विकसित नए एल्गोरिदम का उपयोग करने में सक्षम था जो 64-बिट डबल-सटीक गुणन का समर्थन कर सकता था और एक ही चक्र में विभाजित हो सकता था। डिज़ाइन का फ़्लोटिंग पॉइंट यूनिट भाग निर्देश डिकोडर और पूर्णांक भागों से अलग था, जिससे डिकोडर एक ही समय में FPU और अंकगणितीय तर्क इकाई (पूर्णांक) निष्पादन इकाइयों दोनों को निर्देश भेजने की अनुमति देता है। आईबीएम ने इसे एक जटिल निर्देश डिकोडर के साथ पूरक किया, जो एक निर्देश को प्राप्त कर सकता था, दूसरे को डिकोड कर सकता था, और एक ही समय में एक को एएलयू और एफपीयू में भेज सकता था, जिसके परिणामस्वरूप उपयोग में आने वाला पहला सुपरस्केलर सीपीयू डिजाइन था।

सिस्टम ने 32 32-बिट पूर्णांक प्रोसेसर रजिस्टरों और अन्य 32 64-बिट फ़्लोटिंग पॉइंट रजिस्टरों का उपयोग किया, प्रत्येक अपनी इकाई में। शाखा इकाई में कार्यक्रम गणक  सहित अपने स्वयं के उपयोग के लिए कई निजी रजिस्टर भी शामिल हैं।

आर्किटेक्चर की एक और दिलचस्प विशेषता वर्चुअल एड्रेस सिस्टम है जो सभी पतों को 52-बिट स्पेस में मैप करता है। इस तरह एप्लिकेशन एक फ्लैट 32-बिट स्पेस में मेमोरी साझा कर सकते हैं, और सभी प्रोग्राम में 32 बिट्स के अलग-अलग ब्लॉक हो सकते हैं।

पुस्तक I का परिशिष्ट ई: पावरपीसी उपयोगकर्ता निर्देश सेट आर्किटेक्चर पावरपीसी आर्किटेक्चर बुक, संस्करण 2.02 POWER और POWER2 इंस्ट्रक्शन सेट आर्किटेक्चर और POWER5 द्वारा कार्यान्वित PowerPC इंस्ट्रक्शन सेट आर्किटेक्चर के संस्करण के बीच अंतर का वर्णन करता है।

यह भी देखें

 * पावर आईएसए

संदर्भ

 * Notes
 * - IBM RISC System/6000 processor issue.
 * - gives more information about POWER1, POWER2, and POWER3

अग्रिम पठन

 * — Relevant parts: Chapter 1 (the POWER architecture), Chapter 2 (how the architecture should be implemented), Chapter 6 (the additions introduced by the POWER2 architecture), Appendixes A and C (describes all POWER instructions), Appendix F (describes the differences between the POWER and PowerPC architectures)
 * — Chapter 12 describes the POWER architecture (referred to as RIOS, its earlier name) and its origins

बाहरी संबंध

 * - an IBM history of POWER and PowerPC
 * - History of the POWER Architecture by Frank Soltis