मेटास्टेबिलिटी (इलेक्ट्रॉनिक्स)

इलेक्ट्रानिक्स में, मेटास्टेबिलिटी एक डिजिटल इलेक्ट्रॉनिक्स प्रणाली की एक संतुलन बिंदु या मेटास्टेबिलिटी स्थिति में एक असीमित समय के लिए बने रहने की क्षमता है। डिजिटल तर्क परिपथ में, सही परिपथ ऑपरेशन के लिए '0' या '1' लॉजिक स्तर का प्रतिनिधित्व करने के लिए एक डिजिटल संकेत को निश्चित वोल्टेज या विद्युत प्रवाह सीमा के अंदर होना आवश्यक है; यदि संकेत एक वर्जित मध्यवर्ती सीमा के अंदर है तो यह लॉजिक गेट्स में दोषपूर्ण व्यवहार का कारण हो सकता है जिस पर संकेत प्रयुक्त होता है। मेटास्टेबल अवस्थाओं में परिपथ उचित परिपथ संचालन के लिए आवश्यक समय के अंदर स्थिर '0' या '1' तर्क स्तर में व्यवस्थित होने में असमर्थ हो सकता है। परिणाम स्वरुप परिपथ अप्रत्याशित विधि से कार्य कर सकता है और प्रणाली विफलता का कारण बन सकता है, जिसे कभी-कभी "अस्पष्ट" कहा जाता है। मेटास्टेबिलिटी बुरिडान ऐस्स के विरोधाभास का एक उदाहरण है।

मेटास्टेबल अवस्थाएँ अतुल्यकालिक परिपथ की अंतर्निहित विशेषताएं हैं। और एक से अधिक स्वतंत्र क्लॉक संकेत डोमेन वाले प्रणाली हैं। सेल्फ क्लॉकिंग संकेत स्व-समय एसिंक्रोनस प्रणाली में मध्यस्थों को मेटास्टेबिलिटी के समाधान के बाद ही प्रणाली को आगे बढ़ने की अनुमति देने के लिए डिज़ाइन किया गया है, इसलिए मेटास्टेबिलिटी एक सामान्य स्थिति है, त्रुटि स्थिति नहीं। अतुल्यकालिक इनपुट वाले सिंक्रोनस प्रणाली में सिंक्रोनाइज़र को एक सिंक्रनाइज़ेशन विफलता की संभावना को स्वीकार्य रूप से कम करने के लिए डिज़ाइन किया गया है। जब इनपुट सेटअप समय या फ्लिप-फ्लॉप पर टाइमिंग पैरामीटर आवश्यकताओं को पूरा किया जाता है तो मेटास्टेबल स्थिति पूरी तरह से सिंक्रोनस प्रणाली में परिहार्य होती है।

उदाहरण
मेटास्टेबिलिटी का एक सरल उदाहरण फ्लिप-फ्लॉप (इलेक्ट्रॉनिक्स) या SR NOR लैच में पाया जा सकता है, जब दोनों सेट और रीसेट इनपुट सही हैं (R=1 और S=1) और फिर दोनों लगभग एक ही समय में असत्य (R=0 और S=0) में परिवर्तित हो जाते हैं। दोनों आउटपुट Q और $s$ प्रारंभ में एक साथ सेट और रीसेट इनपुट द्वारा 0 पर आयोजित किया जाता है। सेट और रीसेट इनपुट दोनों के गलत में बदलने के बाद फ्लिप-फ्लॉप (अंततः) दो स्थिर अवस्थाओं में से एक में समाप्त हो जाएगा Q में से एक और $out$ सत्य और दूसरा असत्य अंतिम स्थिति इस बात पर निर्भर करेगी कि R या S में से कौन पहले शून्य पर लौटता है कालानुक्रमिक रूप से किंतु यदि दोनों एक ही समय में संक्रमण करते हैं, तो परिणामी मेटास्टेबिलिटी मध्यवर्ती या दोलन आउटपुट स्तरों के साथ स्थिर स्थिति को हल करने के लिए इच्छानुसार से लंबा समय ले सकती है।

मध्यस्थ
इलेक्ट्रॉनिक्स में एक आर्बिटर एक परिपथ है जिसे यह निर्धारित करने के लिए डिज़ाइन किया गया है कि कौन से संकेत पहले आते हैं। समवर्ती गलत संचालन को रोकने के लिए साझा संसाधनों के लिए कम्प्यूटेशनल गतिविधियों को क्रमित करने के लिए आर्बिटर्स का उपयोग अतुल्यकालिक परिपथ में किया जाता है। आर्बिटर्स का उपयोग पूरी तरह से सिंक्रोनस प्रणाली के इनपुट पर और क्लॉक डोमेन के बीच इनपुट संकेत के लिए इलेक्ट्रॉनिक्स में मेटास्टेबिलिटी के रूप में किया जाता है। चूँकि वे बहुत कम संभावनाओं के लिए मेटास्टेबिलिटी की घटना को कम कर सकते हैं फिर भी सभी मध्यस्थों के पास मेटास्टेबल अवस्थाएँ हैं, एसआर लैच या इनपुट अवस्थाएँ स्पेस (नियंत्रण) के क्षेत्रों की सीमाओं पर समय के विचार अलग-अलग आउटपुट के परिणामस्वरूप होते हैं।

तुल्यकालिक परिपथ
तुल्यकालिक परिपथ डिजाइन तकनीक डिजिटल परिपथ बनाती है जो मेटास्टेबिलिटी के कारण होने वाली विफलता मोड के लिए प्रतिरोधी होती है। क्लॉक डोमेन को सामान्य घड़ी के साथ फ्लिप-फ्लॉप के समूह के रूप में परिभाषित किया गया है। इस तरह के आर्किटेक्चर मेटास्टेबिलिटी से मुक्त एक परिपथ बना सकते हैं (एक निश्चित अधिकतम क्लॉक आवृत्ति के नीचे जिसके ऊपर पहले मेटास्टेबिलिटी, फिर एकमुश्त विफलता होती है) कालद विचलन कॉमन क्लॉक मानकर चूँकि फिर भी यदि प्रणाली किसी निरंतर इनपुट पर निर्भर है तो ये मेटास्टेबल अवस्थाएँ के प्रति संवेदनशील होने की संभावना है। जब सिंक्रोनस डिज़ाइन विधियों का उपयोग किया जाता है तो प्रणाली विफलताओं के कारण होने वाली मेटास्टेबल घटनाओं के विरुद्ध सुरक्षा केवल तभी प्रदान की जानी चाहिए जब विभिन्न क्लॉक डोमेन के बीच या एक अनक्लॉक्ड परिपथ री से एक क्लॉक्ड (सिंक्रोनस) में डेटा स्थानांतरित किया जाए। यह सुरक्षा अधिकांशतः फ्लिप-फ्लॉप (इलेक्ट्रॉनिक्स) देरी फ्लिप-फ्लॉप की एक श्रृंखला का रूप ले सकती है जो मेटास्टेबिलिटी विफलताओं के लिए नगण्य दर पर होने वाली डेटा स्ट्रीम को अधिक देर तक विलंबित करती है।

विफलता मोड
यद्यपि मेटास्टेबिलिटी अच्छी तरह से समझी जाती है और इसे नियंत्रित करने के लिए वास्तुशिल्प विधियाँ ज्ञात हैं, यह उपकरण में विफलता मोड के रूप में बनी रहती है।

मेटास्टेबिलिटी के कारण होने वाले गंभीर कंप्यूटर और डिजिटल हार्डवेयर बग का एक आकर्षक सामाजिक इतिहास है। कई इंजीनियरों ने यह मानने से इनकार कर दिया है कि एक फ्लिप-फ्लॉप (इलेक्ट्रॉनिक्स) उपकरण एक ऐसी स्थिति में प्रवेश कर सकता है जो न तो सच है और न ही गलत है और इसकी सकारात्मक संभावना है कि यह किसी भी समय के लिए अनिश्चित रहेगा चूँकि समय के साथ तेजी से घटती संभावना के साथ    चूँकि मेटास्टेबिलिटी एक निरंतर डोमेन को असतत डोमेन में मैप करने के किसी भी प्रयास का एक अनिवार्य परिणाम है। क्षेत्रों के बीच निरंतर डोमेन की सीमाओं पर जो अलग-अलग असतत आउटपुट के लिए मैप करते हैं निरंतर डोमेन मैप में अलग-अलग आउटपुट के लिए एक साथ इच्छानुसार से बंद करते हैं यह निर्णय लेते हैं कि किस आउटपुट को एक कठिन और संभावित लंबी प्रक्रिया का चयन करना है। यदि आर्बिटर या फ्लिप-फ्लॉप के इनपुट लगभग एक साथ आते हैं, तो परिपथ सबसे अधिक संभावना मेटास्टेबिलिटी के एक बिंदु को पार करेगा। मेटास्टेबिलिटी कुछ हलकों में खराब समझ में आती है और विभिन्न इंजीनियरों ने मेटास्टेबिलिटी को हल करने या फ़िल्टर करने के लिए अपने स्वयं के परिपथ प्रस्तावित किए हैं; सामान्यतः ये परिपथ मेटास्टेबिलिटी की घटना को एक स्थान से दूसरे स्थान पर स्थानांतरित कर देते हैं। कई घड़ी स्रोतों का उपयोग करने वाले चिप्स को अधिकांशतः टेस्टर घड़ियों के साथ परीक्षण किया जाता है, जिनके पास निश्चित चरण संबंध होते हैं न कि एक-दूसरे के अतीत में बहने वाली स्वतंत्र घड़ियां जो ऑपरेशन के समय अनुभव की जाएंगी। यह सामान्यतः मेटास्टेबल विफलता मोड को स्पष्ट रूप से रोकता है जो क्षेत्र में देखे जाने या प्रतिवेदन किए जाने से घटित होगा। मेटास्टेबिलिटी के लिए उचित परीक्षण अधिकांशतः थोड़ी भिन्न आवृत्तियों की घड़ियों को नियोजित करता है और सही परिपथ संचालन सुनिश्चित करता है।

यह भी देखें

 * एनॉलॉग से डिजिटल परिवर्तित करने वाला उपकरण
 * बुरिदान एस
 * क्लॉकलेस सीपीयू या एसिंक्रोनस सीपीयू
 * जमीनी उछाल
 * त्रि-अवस्था तर्क

बाहरी संबंध

 * Metastability Performance of Clocked FIFOs
 * The 'Asynchronous' Bibliography
 * Asynchronous Logic
 * Efficient Self-Timed Interfaces for Crossing Clock Domains
 * Dr. Howard Johnson: Deliberately inducing the metastable state
 * Detailed explanations and Synchronizer designs
 * Metastability Bibliography
 * Clock Domain Crossing: Closing the Loop on Clock Domain Functional Implementation Problems, Cadence Design Systems
 * Stephenson, Jennifer. Understanding Metastability in FPGAs. Altera Corporation white paper. July 2009.
 * Bahukhandi, Ashirwad. Metastability. Lecture Notes for Advanced Logic Design and Switching Theory. January 2002.
 * Cummings, Clifford E. Synthesis and Scripting Techniques for Designing Multi-Asynchronous Clock Designs. SNUG 2001.
 * Haseloff, Eilhard. Metastable Response in 5-V Logic Circuits. Texas Instruments Report. February 1997.
 * Nystrom, Mika, and Alain J. Martin. Crossing the Synchronous Asynchronous Divide. WCED 2002.
 * Patil, Girish, IFV Division, Cadence Design Systems. Clock Synchronization Issues and Static Verification Techniques. Cadence Technical Conference 2004.
 * Smith, Michael John Sebastian. Application-Specific Integrated Circuits. Addison Wesley Longman, 1997, Chapter 6.4.1.
 * Stein, Mike. Crossing the abyss: asynchronous signals in a synchronous world EDN design feature. July 24, 2003.
 * Cox, Jerome R. and Engel, George L., Blendics, Inc. White Paper "Metastability and Fatal System Errors"] Nov. 2010
 * Adam Taylor, "Wrapping One's Brain Around Metastability", EE Times, 2013-11-20