रजिस्टर-ट्रांसफर लेवल

एकीकृत परिपथ  संरचना में रजिस्टर-स्थानांतरण स्तर (आरटीएल) एक ऐसा संरचना सारांशन है। जो    हार्डवेयर रजिस्टर  के बीच

संकेत (डाटा) के प्रवाह और संकेतों पर किए गए तर्क संगत संक्रिया  के संदर्भ में एक  तुल्यकालिक परिपथ  को प्रदर्शित करता है।

रजिस्टर-स्थानांतरण स्तर सारांशन का उपयोग हार्डवेयर विवरण भाषा  (एचडीएल) जैसे  द्रडता पूर्वक  और  वीएचडीएल  में एक परिपथ में उच्च-स्तरीय प्रतिनिधित्व बनाने के लिए   जानकारी दी गयी है, जिससे निचले स्तर के प्रतिनिधित्व और वास्तविक  तार स्थापन प्राप्त किया जा सकता है। आरटीएल स्तर पर डिजाइन आधुनिक अंकीय डिजाइन एक ऐसा विशिष्ट अभ्यास है। जो सॉफ्टवेयर संकलन डिजाइन के विपरीत, जहां रजिस्टर-स्थानांतरण स्तर एक मध्यवर्ती प्रतिनिधित्व है और निम्नतम स्तर पर आरटीएल स्तर सामान्य दिये गए है जिस पर परिपथ अभिकल्पक के रूप काम करते हैं। वास्तव में परिपथ संश्लेषण में दिये गए रजिस्टर स्थानांतरण स्तर प्रतिनिधित्व और लक्ष्य जाल के समान  बीच में एक मध्यवर्ती भाषा का कभी-कभी उपयोग किया जाता है। जैसे, जाल के समान विपरीत सेल, कार्य और उनके अनेक फलक रजिस्टर निर्माण उपलब्ध हैं। उदाहरणों में (फआईआरआरटीएल)  और (आरटीएलआईएल) शामिल हैं।

लेन-देन-स्तरीय प्रतिरूपण इलेक्ट्रॉनिक डिजाइन स्वचालन  का एक उच्च स्तर है।

आरटीएल विवरण
एक समकालिक परिपथ में दो प्रकार के तत्व होते हैं।  अनुक्रमिक तर्क   और   संयोजन तर्क  । रजिस्टर (आमतौर पर डी फ्लिप-फ्लॉप के रूप में कार्यान्वित) परिपथ के संचालन को घड़ी संकेतों के किनारों पर समकालिक करते हैं, और ये परिपथ में एकमात्र स्मृति गुण वाले तत्व होते हैं। संयुक्त तर्क परिपथ में सभी तार्किक फलन के रूप में कार्य करते है और इसमें आमतौर पर  लॉजिक गेट  होते हैं।

उदाहरण के लिए एक बहुत ही सरल समकालिक परिपथ चित्र में दिखाया गया है।  प्रतिवर्तित्र (लॉजिक गेट)  एक रजिस्टर के उत्पादन वाले क्यू से रजिस्टर के निवेश वाले डी परिपथ से जुड़ा होता है। एक परिपथ बनाने के लिए जो घड़ी के प्रत्येक बढ़ते किनारे पर अपनी स्थिति बदलता है, इस परिपथ में संयोजन तरीके से प्रतिवर्तित्र होता है।

हार्डवेयर विवरण भाषा (एचडीएल) के साथ अंकीय एकीकृत परिपथ डिजाइन करते समय, संरचना आमतौर पर स्थानातरण स्तर या लॉजिक गेट स्तर की तुलना में उच्च स्तर के अमूर्तता पर अभियंत्रित होते हैं। एचडीएल में अभिकल्पक रजिस्टरों की घोषणा करता है (जो मोटे तौर पर कंप्यूटर प्रोग्रामिंग भाषाओं में चर के अनुरूप होता है), प्रोग्रामिंग भाषाओं से परिचित निर्माणों का उपयोग करके संयोजन तर्क का वर्णन करता है। और अगर तब यह अंकगणितीय संचालन भी करता है। तब इस स्तर को रजिस्टर-स्थानातरण स्तर कहा जाता है। यह शब्द तथ्य को इस तरह से संदर्भित करता है कि आरटीएल रजिस्टरों के बीच संकेतों के प्रवाह का वर्णन करने पर केंद्रित है।

इसको एक उदाहरण के रूप में ऊपर वर्णित परिपथ को वीएचडीएल में निम्नानुसार वर्णित किया जा सकता है:

D <= not Q;

process (clk)

begin

if rising_edge (clk) then

Q <= D;

end if;

end process;

संश्लेषण के लिए एक ईडीए उपकरण का उपयोग करते हुए, इस विवरण को आम तौर पर एएसआईसी या एफपीजीए के लिए समकक्ष हार्डवेयर कार्यान्वयन पंक्ति में सीधे अनुवादित किया जा सकता है। यह तर्क संश्लेषण से   तर्क अनुकूलन भी करता है।

रजिस्टर-स्थानांतरण स्तर पर कुछ प्रकार के परिपथों को पहचाना जा सकता है। यदि किसी रजिस्टर के उत्पादन से उसके निवेश तक का तर्क एक चक्रीय पथ है। तो परिपथ को एक परिमित-स्थिति उपकरण कहा जाता है या इसे अनुक्रमिक तर्क भी कहा जा सकता है। यदि बिना चक्र के एक रजिस्टर से दूसरे रजिस्टर में तार्किक पथ हैं, तो इसे पाइपलाइन (कंप्यूटिंग) कहा जाता है।

परिपथ परिकलन चक्र में आरटीएल
आरटीएल का उपयोग  एकीकृत परिपथ  परिकलन  चक्र के   अंकीय तर्क  चरण में किया जाता है।

एक आरटीएल विवरण आमतौर पर एक तर्क संश्लेषण प्रक्रिया सामग्री उपकरण द्वारा परिपथ के जाल के समान | गेट-स्तरीय विवरण में परिवर्तित किया जाता है। भौतिक एकीकृत परिपथ बनाने के लिए संश्लेषण परिणामों का उपयोग स्थानन (प्लेसमेंट) और  अनुमार्गण (रूटिंग) उपकरण  द्वारा किया जाता है।

तर्क अनुकरण उपकरण इसकी शुद्धता को सत्यापित करने के लिए संरचना के आरटीएल विवरण का उपयोग कर सकते हैं।

आरटीएल के लिए शक्ति आकलन तकनीक
परिपथ स्तर के लिए सबसे सटीक बिजली विश्लेषण उपकरण उपलब्ध हैं, लेकिन दुर्भाग्य से, बटन के साथ भी उपकरण स्तरीय प्रतिरूपण के बजाय, परिपथ स्तर पर उपकरण में नुकसान होता है। जैसे कि वे या तो बहुत धीमे होते हैं या तो बहुत अधिक मेमोरी की आवश्यकता होती है जिससे बड़ी चिप संचालन में बाधा जाता है। इनमें से अधिकांश  तनाव  जैसे अनुकारी और संरचनाओं द्वारा कई वर्षों से प्रदर्शन विश्लेषण उपकरण के रूप में उपयोग किए जाते हैं। इन नुकसानों के कारण गेट-स्तरीय बिजली आकलन उपकरण कुछ स्वीकृति प्राप्त करने लगे हैं। जहां तेजी से, संभाव्य तकनीकों ने पैर जमाना शुरू कर दिया है। लेकिन इसका व्यापार  भी बंद है क्योंकि सटीकता की लागत पर गति प्राप्त की जाती है, खासकर सहसंबद्ध संकेतों की उपस्थिति में। वर्षों से यह महसूस किया गया है कि कम बिजली परिकलन में सबसे बड़ी जीत परिपथ और गेट स्तरीय अनुकूलन से नहीं आ सकती है, जबकि स्थापत्य व्यवस्था और कलनविधि अनुकूलन का बिजली की खपत पर सबसे अधिक प्रभाव पड़ता है। इसलिए, उपकरण विकसित करने वाले के झुकाव में बिजली के लिए उच्च-स्तरीय विश्लेषण और अनुकूलन उपकरण की ओर एक बदलाव आया है।

प्रेरणा
यह सर्वविदित है कि यदि अमूर्तता के स्तर पर अनुकूलन किया जाता है तो अधिक महत्वपूर्ण बिजली कटौती संभव है। जैसे कि आर्किटेक्चरल और एल्गोरिथम स्तर की तरह, जो सर्किट या गेट स्तर से अधिक हैं यह उपकरण बनाने वाले को नए स्थापत्य स्तर और शक्ति विश्लेशित उपकरणों के विकास पर ध्यान केंद्रित करने के लिए आवश्यक प्रेरणा प्रदान करता है। इसका मतलब यह नहीं है कि निचले स्तर के उपकरण महत्वहीन हैं। इसके बजाय, उपकरणों की प्रत्येक परत एक आधार प्रदान करती है जिस पर अगले स्तर का निर्माण किया जा सकता है। निचले स्तर पर अनुमान तकनीकों के सार का उपयोग उच्च स्तर पर मामूली संशोधनों के साथ किया जा सकता है।

आरटीएल या स्थापत्य स्तर पर शक्ति आकलन करने के लाभ

 * संरचनात्मक अनुकूलन और दुविधापूर्ण संरचना प्रवाह में बहुत जल्दी करने के लिए संरचना के रजिस्टर-स्थानांतरण स्तर विवरण का उपयोग करते हैं।
 * आरटीएल विवरण में कार्यात्मक खंडों की उपस्थिति बड़े चिप के लिए भी वास्तुशिल्प संरचना की जटिलता को और अधिक प्रबंधनीय बनाती है क्योंकि आरटीएल में गेट या परिपथ स्तरीय विवरणों की तुलना में पर्याप्त रूप से बड़े कणमयता पूर्ण होते है।

गेट समकक्ष
यह गेट समकक्ष  की अवधारणा पर आधारित एक तकनीक है। जो चिप स्थापत्य कला की जटिलता को लगभग गेट समकक्षों के संदर्भ में वर्णित किया जा सकता है जहां गेट समकक्ष गणना में विशेष कार्य को लागू करने के लिए आवश्यक संदर्भो द्वारा औसत संख्या निर्दिष्ट करती है। किसी विशेष कार्य के लिए आवश्यक कुल शक्ति का अनुमान गेट समकक्षों की अनुमानित संख्या को प्रति गेट औसत बिजली की खपत से गुणा करके लगाया जाता है। निर्देशित गेट कोई भी गेट हो सकता है उदाहरण  2-इनपुट नंद गेट।

गेट समतुल्य तकनीक के उदाहरण

 * क्लास-इंडिपेंडेंट पावर मॉडलिंग: यह एक ऐसी तकनीक है जो गेट समकक्षों के संदर्भ में डिजाइन की जटिलता के बारे में जानकारी के आधार पर चिप क्षेत्र, गति और बिजली अपव्यय का अनुमान लगाने की कोशिश करती है। कार्यक्षमता को विभिन्न ब्लॉकों में विभाजित किया गया है लेकिन ब्लॉक की कार्यक्षमता के बारे में कोई भेद नहीं किया गया है यानी यह मूल रूप से वर्ग स्वतंत्र है। यह चिप अनुमान प्रणाली (सीईएस) द्वारा उपयोग की जाने वाली तकनीक है।
 * कदम:
 * काउंटर, डिकोडर, मल्टीप्लायर, मेमोरी आदि जैसे कार्यात्मक ब्लॉक की पहचान करें।
 * गेट समकक्षों के संदर्भ में एक जटिलता निर्दिष्ट करें। प्रत्येक इकाई प्रकार के लिए जीई की संख्या या तो सीधे उपयोगकर्ता से इनपुट के रूप में ली जाती है या पुस्तकालय से फीड की जाती है।


 * $$\displaystyle P = \sum_{i \in \text{fns}} \textit{GE}_i (E_\text{typ} + C_L^i V_\text{dd}^2) f A_\text{int}^i$$


 * कहां ईtyp सक्रिय होने पर, गेट समकक्ष द्वारा अनुमानित औसत विलुप्त ऊर्जा है। गतिविधि कारक, एint, प्रति घड़ी चक्र स्विच करने वाले फाटकों के औसत प्रतिशत को दर्शाता है और इसे फ़ंक्शन से फ़ंक्शन में भिन्न होने की अनुमति है। कैपेसिटिव लोड, सीL, फैन-आउट लोडिंग के साथ-साथ वायरिंग का एक संयोजन है। तारों की धारिता की गणना के लिए औसत तार की लंबाई का अनुमान लगाया जा सकता है। यह उपयोगकर्ता द्वारा प्रदान किया जाता है और किराए के नियम के व्युत्पन्न का उपयोग करके क्रॉस-चेक किया जाता है।


 * धारणाएं:
 * विभिन्न परिपथ शैलियों, घड़ी की रणनीतियों, या लेआउट तकनीकों को ध्यान में नहीं रखते हुए सभी बिजली अनुमानों के आधार के रूप में एक एकल संदर्भ गेट लिया जाता है।
 * गतिविधि कारकों द्वारा निरूपित प्रति घड़ी चक्र में गेट स्विचिंग का प्रतिशत इनपुट पैटर्न की परवाह किए बिना निश्चित माना जाता है।
 * विशिष्ट गेट स्विचिंग ऊर्जा इनपुट डेटा के पूरी तरह से यादृच्छिक वर्दी सफेद शोर (यूडब्ल्यूएन) वितरण द्वारा विशेषता है। इसका तात्पर्य यह है कि परिपथ के निष्क्रिय होने या अधिकतम भार पर ध्यान दिए बिना बिजली का अनुमान समान है क्योंकि यह UWN मॉडल इस बात की अनदेखी करता है कि विभिन्न इनपुट वितरण गेट और मॉड्यूल की बिजली की खपत को कैसे प्रभावित करते हैं।


 * क्लास-डिपेंडेंट पावर मॉडलिंग: यह दृष्टिकोण पिछले दृष्टिकोण की तुलना में थोड़ा बेहतर है क्योंकि यह विभिन्न प्रकार के कार्यात्मक ब्लॉकों के लिए अनुकूलित अनुमान तकनीकों को ध्यान में रखता है और इस प्रकार मॉडलिंग सटीकता को बढ़ाने की कोशिश करता है जो पिछली तकनीक में ऐसा नहीं था जैसे कि तर्क, स्मृति, इंटरकनेक्ट, और घड़ी इसलिए नाम। शक्ति का आकलन स्वतंत्र मामले के समान ही किया जाता है। बुनियादी स्विचिंग ऊर्जा तीन-इनपुट और गेट पर आधारित होती है और इसकी गणना प्रौद्योगिकी मापदंडों जैसे की जाती है। उपयोगकर्ता द्वारा प्रदान की गई गेट की चौड़ाई, टोक्स और धातु की चौड़ाई।


 * $$P_\text{bitlines} = \dfrac{N_\text{col}}{2} \cdot (L_\text{col} C_\text{wire} + N_\text{row} C_\text{cell}) V_\text{dd} V_\text{swing}$$


 * कहां सीwire प्रति यूनिट लंबाई और C . की बिट लाइन वायरिंग कैपेसिटेंस को दर्शाता हैcell बिट लाइन से लटके एकल सेल के कारण लोडिंग को दर्शाता है। क्लॉक कैपेसिटेंस एच-पेड़  डिस्ट्रीब्यूशन नेटवर्क की धारणा पर आधारित है। गतिविधि को UWN मॉडल का उपयोग करके तैयार किया जाता है। जैसा कि समीकरण से देखा जा सकता है कि प्रत्येक घटक की बिजली खपत कॉलम की संख्या से संबंधित है (एनcol) और पंक्तियाँ (Nrow) स्मृति सरणी में।


 * नुकसान:
 * परिपथ गतिविधियों को सटीक रूप से मॉडल नहीं किया जाता है क्योंकि संपूर्ण चिप के लिए एक समग्र गतिविधि कारक माना जाता है जो उपयोगकर्ता द्वारा प्रदान किए गए भरोसेमंद भी नहीं है। तथ्य की बात के रूप में गतिविधि कारक पूरे चिप में अलग-अलग होंगे इसलिए यह बहुत सटीक नहीं है और त्रुटि की संभावना है। यह समस्या की ओर ले जाता है कि भले ही मॉडल चिप द्वारा कुल बिजली खपत के लिए सही अनुमान देता है, मॉड्यूल के अनुसार बिजली वितरण काफी गलत है।
 * चयनित गतिविधि कारक सही कुल शक्ति देता है, लेकिन तर्क, घड़ी, स्मृति, आदि में शक्ति का टूटना कम सटीक होता है। इसलिए यह टूल सीईएस की तुलना में बहुत अलग या बेहतर नहीं है।

पूर्व विशेषता वाले सेल पुस्तकालय
यह तकनीक लॉजिक, मेमोरी और इंटरकनेक्ट के लिए अलग-अलग पावर मॉडल होने के कारण विभिन्न कार्यात्मक ब्लॉकों के पावर अनुमान को अनुकूलित करती है, जो कि मल्टीप्लायर, एडर्स इत्यादि जैसे कार्यात्मक ब्लॉकों की पूरी लाइब्रेरी को व्यक्तिगत रूप से चिह्नित करने के लिए ऊर्जा घटक  सन्निकटन (पीएफए) विधि का सुझाव देती है। "तर्क" ब्लॉकों के लिए एकल गेट-समतुल्य मॉडल का।

संपूर्ण चिप पर शक्ति अभिव्यक्ति द्वारा अनुमानित है: 
 * $$\displaystyle P = \sum_{i \in \text{all blocks}} K_i G_i f_i$$

जहां केi पीएफए ​​आनुपातिकता स्थिरांक है जो i. की विशेषता हैth कार्यात्मक तत्व $$G_i$$ हार्डवेयर जटिलता का माप है, और $$f_i$$ सक्रियण आवृत्ति को दर्शाता है।

उदाहरण
जीi गुणक की हार्डवेयर जटिलता को निरूपित करना इनपुट शब्द लंबाई के वर्ग से संबंधित है अर्थात N2 जहां N शब्द की लंबाई है। सक्रियण आवृत्ति वह दर है जिस पर द्वारा निरूपित एल्गोरिथम द्वारा गुणा किया जाता है $$f_{mult}$$ और पीएफए ​​स्थिरांक, $$K_{mult}$$, पिछले गुणक डिजाइनों से आनुभविक रूप से निकाला जाता है और 5V पर 1.2 माइक्रोन तकनीक के लिए लगभग 15 fW/bit2-Hz दिखाया जाता है। उपरोक्त मान्यताओं के आधार पर गुणक के लिए परिणामी शक्ति मॉडल है:

 $$\displaystyle P_\text{mult} = K_\text{mult} N^2 f_\text{mult}$$

लाभ:
 * उस ब्लॉक के लिए उपयुक्त जो भी जटिलता पैरामीटर हैं, उनके संदर्भ में अनुकूलन संभव है। उदा. गुणक के लिए शब्द की लंबाई का वर्ग उपयुक्त था। मेमोरी के लिए, बिट्स में स्टोरेज क्षमता का उपयोग किया जाता है और I/O ड्राइवरों के लिए अकेले शब्द की लंबाई पर्याप्त होती है।

कमज़ोरी:
 * इसमें निहित धारणा है कि इनपुट गुणक गतिविधि को प्रभावित नहीं करते हैं जो इस तथ्य के विपरीत है कि पीएफए ​​स्थिरांक $$K_{mult}$$ मल्टीप्ली ऑपरेशन से जुड़ी आंतरिक आंतरिक गतिविधि को पकड़ने का इरादा है क्योंकि इसे स्थिर माना जाता है।

16x16 गुणक के लिए अनुमान त्रुटि (स्विच-लेवल सिमुलेशन के सापेक्ष) का प्रयोग किया जाता है और यह देखा गया है कि जब इनपुट की गतिशील रेंज गुणक की शब्द लंबाई पर पूरी तरह से कब्जा नहीं करती है, तो UWN मॉडल बेहद गलत हो जाता है। दी, अच्छे डिजाइनर शब्द की लंबाई के उपयोग को अधिकतम करने का प्रयास करते हैं। फिर भी, 50-100% की सीमा में त्रुटियां असामान्य नहीं हैं। यह आंकड़ा स्पष्ट रूप से UWN मॉडल में एक दोष का सुझाव देता है।

यह भी देखें

 * डेटा पथ
 * इलेक्ट्रॉनिक डिजाइन स्वचालन (ईडीए)
 * इलेक्ट्रॉनिक सिस्टम-स्तर
 * डेटापथ के साथ परिमित-राज्य मशीन
 * एकीकृत परिपथ डिजाइन
 * तुल्यकालिक परिपथ
 * एल्गोरिथम राज्य मशीन

शक्ति का अनुमान

 * गेट समकक्ष
 * पावर ऑप्टिमाइजेशन (ईडीए)
 * गाऊसी शोर

संदर्भ
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