चार्ज ट्रैप फ्लैश

चार्ज ट्रैप फ्लैश (CTF) एक सेमीकंडक्टर मेमोरी तकनीक है जिसका उपयोग गैर-वाष्पशील मेमोरी | गैर-वाष्पशील NOR और NAND फ्लैश मेमोरी बनाने में किया जाता है। यह फ्लोटिंग-गेट MOSFET कंप्यूटर मेमोरी का एक प्रकार है, लेकिन परंपरागत फ्लोटिंग-गेट टेक्नोलॉजी से अलग है जिसमें यह फ्लोटिंग-गेट संरचना के डॉप्ड पॉलीक्रिस्टलाइन सिलिकॉन की बजाय इलेक्ट्रॉनों को स्टोर करने के लिए सिलिकॉन नाइट्राइड फिल्म का उपयोग करता है। यह दृष्टिकोण स्मृति निर्माताओं को विनिर्माण लागत को पांच तरीकों से कम करने की अनुमति देता है:
 * 1) चार्ज स्टोरेज नोड बनाने के लिए कम प्रक्रिया चरणों की आवश्यकता होती है
 * 2) छोटी प्रक्रिया ज्यामिति का उपयोग किया जा सकता है (इसलिए चिप के आकार और लागत को कम करना)
 * 3) एकाधिक बिट्स को एक फ्लैश मेमोरी सेल पर संग्रहीत किया जा सकता है
 * 4) बेहतर विश्वसनीयता
 * 5) टनल ऑक्साइड परत में पॉइंट दोष के लिए चार्ज ट्रैप कम संवेदनशील होने के कारण उच्च उपज

जबकि चार्ज-ट्रैपिंग अवधारणा पहले के आसपास थी, 2002 तक यह नहीं था कि AMD और Fujitsu ने उच्च-मात्रा चार्ज-ट्रैपिंग फ्लैश मेमोरी का उत्पादन किया। उन्होंने GL NOR फ्लैश मेमोरी परिवार की शुरुआत के साथ चार्ज-ट्रैपिंग फ्लैश मेमोरी का व्यावसायिक उत्पादन शुरू किया। वही व्यवसाय, जो अब स्पानशन नाम के तहत काम कर रहा है, ने उस समय से उच्च मात्रा में चार्ज ट्रैपिंग उपकरणों का उत्पादन किया है। 2008 के $2.5 बिलियन के NOR फ़्लैश बाज़ार में चार्ज ट्रैपिंग फ़्लैश का हिस्सा 30% था। सैफुन सेमीकंडक्टर्स, जिन्होंने कई कंपनियों को एक बड़े चार्ज ट्रैपिंग टेक्नोलॉजी पोर्टफोलियो का लाइसेंस दिया था, को मार्च 2008 में स्पानशन द्वारा अधिग्रहित किया गया था। 2000 के दशक के अंत से, CTF तोशीबा  और सैमसंग इलेक्ट्रॉनिक्स द्वारा विकसित 3D V-NAND फ्लैश मेमोरी का एक प्रमुख घटक बन गया।

उत्पत्ति
मूल MOSFET (मेटल-ऑक्साइड-सेमीकंडक्टर फील्ड-इफेक्ट ट्रांजिस्टर, या MOS ट्रांजिस्टर) का आविष्कार 1959 में बेल लैब्स में मिस्र के इंजीनियर मोहम्मद एम. अटाला और कोरियाई इंजीनियर डावन कहंग द्वारा किया गया था और 1960 में प्रदर्शित किया गया था। कहंग ने बेल लैब्स में साइमन मिन बुध के साथ चल-गेट  MOSFET का आविष्कार किया, और उन्होंने 1967 में फ्लोटिंग-गेट (FG) मेमोरी सेल (कंप्यूटिंग) के रूप में इसके उपयोग का प्रस्ताव रखा। फ्लोटिंग-गेट MOSFET में इंजेक्शन और चार्ज के भंडारण के आधार पर यह गैर-वाष्पशील मेमोरी का पहला रूप था, जो बाद में EPROM (इरेसेबल  प्रोग्राम करने योग्य रीड-ओनली मेमोरी ), EEPROM (इलेक्ट्रिकली इरेजेबल PROM) और फ्लैश मेमोरी टेक्नोलॉजी का आधार बन गया। चार्ज-ट्रैपिंग अवधारणा को पहली बार 1967 में जॉन सेडन और टिंग एल चू द्वारा प्रस्तुत किया गया था।

1967 के अंत में, एचए के नेतृत्व में एक स्पेरी कॉर्पोरेशन अनुसंधान दल। रिचर्ड वेगेनर ने मेटल-नाइट्राइड-ऑक्साइड-सेमीकंडक्टर ट्रांजिस्टर (MNOS ट्रांजिस्टर) का आविष्कार किया, एक प्रकार का MOSFET जिसमें ऑक्साइड परत को नाइट्राइड और ऑक्साइड की दोहरी परत से बदल दिया जाता है। फ्लोटिंग गेट के बजाय नाइट्राइड को ट्रैपिंग लेयर के रूप में इस्तेमाल किया गया था, लेकिन इसका उपयोग सीमित था क्योंकि इसे फ्लोटिंग गेट से हीन माना जाता था। एमएनओएस ट्रांजिस्टर डिवाइस को गेट और चैनल के बीच 50-वोल्ट फॉरवर्ड या रिवर्स बायस के आवेदन के माध्यम से प्रोग्राम किया जा सकता है जो ट्रांजिस्टर के थ्रेशोल्ड वोल्टेज को प्रभावित करेगा।

1960 के दशक के अंत में MNOS उपकरणों के साथ चार्ज ट्रैप (CT) मेमोरी पेश की गई थी। इसमें फ़्लोटिंग-गेट (FG) मेमोरी के समान एक डिवाइस संरचना और ऑपरेटिंग सिद्धांत थे, लेकिन मुख्य अंतर यह है कि शुल्क FG मेमोरी में एक संचालन सामग्री (आमतौर पर एक डोप्ड पॉलीसिलिकॉन परत) में संग्रहीत होते हैं, जबकि CT मेमोरी स्थानीयकृत में संग्रहीत चार्ज करती है। एक ढांकता हुआ परत (आमतौर पर सिलिकॉन नाइट्राइड से बना) के भीतर जाल।

चार्ज ट्रैप EEPROM
1974 तक, चार्ज ट्रैप तकनीक का उपयोग विद्युत रूप से मिटाने योग्य प्रोग्रामेबल रीड-ओनली मेमोरी (EEPROM) में भंडारण तंत्र के रूप में किया गया था, और यह मानक फ्लोटिंग-गेट MOSFET तकनीक का विकल्प था। 1977 में, पी.सी.वाई. चेन ऑफ फेयरचाइल्ड कैमरा और इंस्ट्रूमेंट  ने एक पेपर प्रकाशित किया SONOS के आविष्कार का विवरण, एक MOSFET तकनीक जिसमें बहुत कम मांग वाला कार्यक्रम है और शर्तों को मिटा देता है और भंडारण को लंबे समय तक चार्ज करता है। इस सुधार के कारण 1980 के दशक में चार्ज-ट्रैपिंग SONOS पर आधारित EEPROM उपकरणों का निर्माण हुआ।

चार्ज ट्रैप फ्लैश प्रयोग
1991 में, N. Kodama, K. Oyama और Hiroki Shirai सहित जापानी NEC शोधकर्ताओं ने एक प्रकार की फ्लैश मेमोरी विकसित की जिसमें चार्ज ट्रैप विधि शामिल थी। 1998 में, सैफुन सेमीकंडक्टर्स (बाद में स्पानसन द्वारा अधिग्रहित) के इजरायली इंजीनियर बोअज़ ईटन ने पेटेंट कराया NROM नाम की एक फ्लैश मेमोरी तकनीक जिसने पारंपरिक फ्लैश मेमोरी डिजाइनों में उपयोग किए जाने वाले फ्लोटिंग गेट को बदलने के लिए चार्ज ट्रैपिंग लेयर का लाभ उठाया। इस पेटेंट में दो महत्वपूर्ण नवाचार दिखाई देते हैं: सेल के ड्रेन/स्रोत टर्मिनलों के करीब इंजेक्ट किए गए नकारात्मक और सकारात्मक चार्ज का स्थानीयकरण, और चार्ज ट्रैप के दोनों छोर पर सेल के संग्रहीत डेटा का पता लगाने के लिए रिवर्स रीड कॉन्सेप्ट का उपयोग करना। इन दो नए विचारों ने उच्च साइकलिंग को सक्षम किया और इस प्रकार 30 साल पहले चार्ज ट्रैपिंग अवधारणा का आविष्कार होने के बाद पहली बार विश्वसनीय चार्ज ट्रैप फ्लैश उत्पादों का उत्पादन करने की अनुमति दी। इसके अलावा, इन अवधारणाओं का उपयोग करके प्रति सेल दो अलग-अलग भौतिक बिट्स बनाना संभव है, प्रति सेल संग्रहीत डेटा की क्षमता को दोगुना करना।

2000 में, रिचर्ड एम. फास्टो, मिस्र के इंजीनियर खालिद जेड अहमद और जॉर्डन के इंजीनियर समीर हद्दाद (जो बाद में स्पानशन में शामिल हो गए) के नेतृत्व में एक उन्नत माइक्रो डिवाइसेस (एएमडी) अनुसंधान दल ने NOR फ्लैश मेमोरी सेल (कंप्यूटिंग) के लिए एक चार्ज ट्रैप तंत्र का प्रदर्शन किया। 2002 में AMD और Fujitsu में इन नवाचारों में और सुधार किया गया (और बाद में स्पैन्शन द्वारा), और पहले इन कंपनियों द्वारा "मिररबिट फ्लैश मेमोरी" कहे जाने वाले वॉल्यूम प्रोडक्शन में डाला गया।

स्पैन्शन मिररबिट फ्लैश मेमोरी
2002 में AMD और Fujitsu द्वारा चार्ज ट्रैपिंग फ्लैश (CTF) का व्यावसायीकरण किया गया था। उस वर्ष, एएमडी (एक डिवीजन में बाद में स्पानशन के रूप में अलग हो गया) ने एक नई फ्लैश मेमोरी तकनीक की घोषणा की जिसे मिररबिट कहा जाता है। Spansion ने इस उत्पाद का उपयोग विनिर्माण लागत को कम करने और NOR फ्लैश मेमोरी की घनत्व सीमा को पारंपरिक NOR फ्लैश से आगे बढ़ाने और इंटेल द्वारा निर्मित बहु-स्तरीय सेल NOR फ्लैश की लागत से मेल खाने के लिए किया।

मिररबिट सेल चार्ज ट्रैपिंग लेयर का उपयोग न केवल एक पारंपरिक फ्लोटिंग गेट के विकल्प के रूप में करता है, बल्कि यह चार्ज स्टोरेज नाइट्राइड की गैर-संवाहक प्रकृति का भी लाभ उठाता है ताकि दो बिट्स को एक ही मेमोरी सेल साझा करने की अनुमति मिल सके। चित्र 1 में दिखाया गया है कि बिट्स सेल के विपरीत छोर पर रहते हैं और चैनल के माध्यम से विभिन्न दिशाओं में करंट चलाकर पढ़ा जा सकता है।

सेल पर चार बिट्स रखने के लिए बहुस्तरीय सेल प्रौद्योगिकी के साथ इस दृष्टिकोण को संयोजित करने के लिए उत्पादों को सफलतापूर्वक बनाया गया है।

चार्ज ट्रैपिंग ऑपरेशन
फ्लोटिंग गेट मेमोरी सेल की तरह, चार्ज ट्रैपिंग सेल ट्रांजिस्टर के थ्रेशोल्ड वोल्टेज को बदलने के लिए कंट्रोल गेट और चैनल के बीच एक वेरिएबल चार्ज का उपयोग करता है। इस चार्ज को संशोधित करने के तंत्र फ्लोटिंग गेट और चार्ज ट्रैप के बीच अपेक्षाकृत समान हैं, और रीड मैकेनिज्म भी बहुत समान हैं।

चार्ज ट्रैपिंग बनाम फ्लोटिंग गेट मैकेनिज्म
चार्ज ट्रैपिंग फ्लैश में, इलेक्ट्रॉनों को एक ट्रैपिंग परत में संग्रहीत किया जाता है, जैसे वे एक मानक फ्लैश मेमोरी, EEPROM, या EPROM में फ्लोटिंग गेट में संग्रहीत होते हैं। मुख्य अंतर यह है कि चार्ज ट्रैपिंग लेयर एक इंसुलेटर है, जबकि फ्लोटिंग गेट एक कंडक्टर है।

एक फ्लैश मेमोरी में उच्च लेखन भार टनल ऑक्साइड परत पर तनाव का कारण बनता है जो क्रिस्टल जाली में छोटे व्यवधान पैदा करता है जिसे ऑक्साइड दोष कहा जाता है। यदि बड़ी संख्या में इस तरह के व्यवधान पैदा होते हैं तो फ्लोटिंग गेट और ट्रांजिस्टर के चैनल के बीच एक शॉर्ट सर्किट विकसित हो जाता है और फ्लोटिंग गेट अब चार्ज नहीं रख सकता है। यह फ्लैश घिसाव का मूल कारण है (फ्लैश मेमोरी#मेमोरी घिसाव देखें), जिसे चिप के "धीरज" के रूप में निर्दिष्ट किया गया है। इस तरह के शॉर्ट सर्किट की घटना को कम करने के लिए, फ्लोटिंग गेट फ्लैश को एक मोटी टनल ऑक्साइड (~100Å) का उपयोग करके निर्मित किया जाता है, लेकिन जब फाउलर-नॉर्डहेम टनलिंग का उपयोग किया जाता है तो यह धीमा हो जाता है और डिजाइन को एक उच्च टनलिंग वोल्टेज का उपयोग करने के लिए मजबूर करता है, जो डालता है चिप के अन्य भागों पर नए बोझ।

चार्ज ट्रैपिंग सेल इस तरह की कठिनाइयों के लिए अपेक्षाकृत प्रतिरक्षित है, क्योंकि चार्ज ट्रैपिंग परत एक इन्सुलेटर है। चार्ज फँसाने वाली परत और चैनल के बीच एक ऑक्साइड दोष द्वारा बनाया गया एक शॉर्ट सर्किट शॉर्ट के साथ तत्काल संपर्क में केवल इलेक्ट्रॉनों को हटा देगा, अन्य इलेक्ट्रॉनों को ट्रांजिस्टर के थ्रेसहोल्ड वोल्टेज को नियंत्रित करने के लिए जारी रखने के लिए छोड़ देगा। चूंकि शॉर्ट सर्किट एक चिंता का विषय नहीं है, एक पतली टनल ऑक्साइड परत का उपयोग किया जा सकता है (50-70Å) जो ट्रैपिंग परत के युग्मन को चैनल में बढ़ाता है और एक तेज प्रोग्राम गति (स्थानीय फंसे हुए चार्ज के साथ) और कम टनलिंग वोल्टेज के साथ मिटा देता है। निचले टनलिंग वोल्टेज, बदले में, टनल ऑक्साइड परत पर कम तनाव डालते हैं, जिससे जाली व्यवधान कम होते हैं।

चार्ज ट्रैपिंग सेल का उपयोग करने का एक अन्य महत्वपूर्ण लाभ यह है कि पतली चार्ज ट्रैपिंग परत प्रदर्शन और मापनीयता में सुधार करने के लिए पड़ोसी कोशिकाओं के बीच कैपेसिटिव कपलिंग को कम करती है।

चार्ज ट्रैपिंग लेयर पर चार्ज प्राप्त करना
चैनल हॉट इलेक्ट्रॉन (सीएचई) इंजेक्शन तंत्र जिसे गर्म वाहक इंजेक्शन के रूप में भी जाना जाता है, के माध्यम से फ्लोटिंग गेट एनओआर फ्लैश को प्रोग्राम किया जाता है, उसी तरह इलेक्ट्रॉनों को चार्ज ट्रैपिंग परत पर ले जाया जाता है। संक्षेप में, नियंत्रण द्वार के बीच एक उच्च वोल्टेज रखा जाता है जबकि स्रोत और नाली पर एक मध्यम-उच्च वोल्टेज लगाया जाता है जबकि वर्तमान को स्रोत से नाली में प्रेरित किया जाता है। जिन इलेक्ट्रॉनों ने नाली के पास उच्च-क्षेत्र क्षेत्र के माध्यम से घूमने में पर्याप्त ऊर्जा प्राप्त की है, वे चार्ज ट्रैपिंग परत में इंजेक्ट होने के लिए चैनल से उबलेंगे जहां वे आराम करने आते हैं।

चार्ज ट्रैपिंग लेयर से चार्ज हटाना
चार्ज ट्रैपिंग फ्लैश को मिटाने के लिए NAND और NOR फ्लैश दोनों में उपयोग किए जाने वाले फाउलर-नॉर्डहेम टनलिंग दृष्टिकोण के विपरीत हॉट होल इंजेक्शन (हॉट-कैरियर इंजेक्शन देखें) के माध्यम से मिटा दिया जाता है। यह प्रक्रिया चार्ज को हटाने के लिए चार्ज ट्रैपिंग लेयर की ओर छिद्रों को स्थानांतरित करने के लिए FN में उपयोग किए जाने वाले करंट के बजाय एक फील्ड का उपयोग करती है।

मैन्युफैक्चरिंग चार्ज ट्रैपिंग फ्लैश
चार्ज ट्रैपिंग फ्लैश कुछ अपवादों के साथ फ्लोटिंग गेट फ्लैश के निर्माण में समान है जो निर्माण को सरल बनाने के लिए काम करता है।

फ़्लोटिंग गेट
से सामग्री अंतर फ्लोटिंग गेट फ्लैश और चार्ज ट्रैपिंग फ्लैश दोनों एक स्टैक्ड गेट संरचना का उपयोग करते हैं जिसमें फ्लोटिंग गेट या चार्ज ट्रैपिंग परत चैनल के ठीक ऊपर और नियंत्रण गेट के नीचे होती है। फ्लोटिंग गेट या चार्ज ट्रैपिंग लेयर को चैनल से टनल ऑक्साइड लेयर और कंट्रोल गेट से गेट ऑक्साइड लेयर द्वारा इंसुलेटेड किया जाता है। भंडारण परत के अपवाद के साथ इन सभी परतों के लिए सामग्री समान है, जो फ्लोटिंग गेट संरचना के लिए प्रवाहकीय पॉलीसिलिकॉन है और चार्ज ट्रैप के लिए आमतौर पर सिलिकॉन नाइट्राइड है।

सिलिकॉन nanocrystal में फंसने वाले आवेश का संबंध
फ्रीस्केल सेमीकंडक्टर कुछ इसी तरह की तकनीक का निर्माण करता है जिसे कंपनी अपने microcontroller  या एमसीयू लाइन में थिन फिल्म स्टोरेज कहती है। फ्रीस्केल दृष्टिकोण सिलिकॉन ऑक्साइड की एक गैर-प्रवाहकीय परत में प्रवाहकीय द्वीपों के रूप में सिलिकॉन नैनोक्रिस्टल का उपयोग करता है।

अधिक पारंपरिक सिलिकॉन नाइट्राइड चार्ज ट्रैप की तरह, सेल के पहनने को बढ़ाते हुए, फ्लोटिंग गेट के एक तरफ से दूसरे तक इलेक्ट्रॉन प्रवाहित नहीं होते हैं।

यह नैनोक्रिस्टल दृष्टिकोण फ्रीस्केल द्वारा मात्रा में निर्मित किया जा रहा है और एसटी माइक्रोइलेक्ट्रॉनिक, फिलिप्स, रेनेसास, सैमसंग, तोशिबा, एटमेल और स्पानशन में सामान्य रूप से चार्ज ट्रैपिंग स्टोरेज का विकास किया जा रहा है।

फ़्लोटिंग गेट
से प्रक्रिया अंतर चूंकि नाइट्राइड चार्ज ट्रैपिंग लेयर नॉनकंडक्टिव है, इसलिए इसे पैटर्न बनाने की आवश्यकता नहीं है - सभी चार्ज ट्रैप पहले से ही एक दूसरे से इंसुलेटेड हैं। इसका उपयोग विनिर्माण को आसान बनाने के लिए किया जा सकता है।

फ्लोटिंग गेट संरचनाओं को पिछली कुछ प्रक्रिया पीढ़ियों के लिए अधिक विस्तृत गेट डाइलेक्ट्रिक्स की आवश्यकता होती है और आज आमतौर पर एक ओएनओ (ऑक्साइड-नाइट्राइड-ऑक्साइड) संरचना का उपयोग किया जाता है जो निर्माण के लिए अधिक जटिल है और चार्ज-ट्रैपिंग फ्लैश में अनावश्यक है।

नाइट्राइड परत का एक फायदा यह है कि फ्लोटिंग गेट में उपयोग किए जाने वाले पॉलीसिलिकॉन की तुलना में यह उच्च तापमान निर्माण प्रसंस्करण के प्रति कम संवेदनशील है। यह चार्ज ट्रैप के ऊपर की परतों के प्रसंस्करण को सरल करता है।

एक मार्केटिंग ब्रोशर में स्पानशन ने दावा किया है कि मिररबिट NOR फ्लैश वेफर की प्रोसेसिंग लागत पारंपरिक फ्लोटिंग गेट वेफर की तुलना में कम है क्योंकि इसमें 10% कम फोटोलिथोग्राफी मास्क स्टेप्स हैं, और 40% कम क्रिटिकल स्टेप्स हैं (जिनके लिए बेहतरीन रिज़ॉल्यूशन की आवश्यकता होती है, और इसलिए सबसे महंगा फोटोलिथोग्राफिक उपकरण)। Infineon की मार्केटिंग सामग्रियों से पता चला है कि समान फ्लोटिंग गेट उत्पाद के निर्माण की तुलना में चार्ज ट्रैपिंग NAND फ्लैश बनाने के लिए 15% कम मास्क चरणों की आवश्यकता थी।

मिररबिट फ्लैश मेमोरी
स्पैन्शन का मिररबिट फ्लैश और सैफुन का एनरोम दो फ्लैश मेमोरी हैं जो नाइट्राइड में चार्ज ट्रैपिंग मैकेनिज्म का उपयोग एक ही सेल पर दो बिट्स को स्टोर करने के लिए एक चिप की मेमोरी क्षमता को प्रभावी ढंग से दोगुना करते हैं। यह चार्ज ट्रैप लेयर के दोनों ओर चार्ज लगाकर किया जाता है। चार्ज ट्रैप के दोनों ओर पढ़ने के लिए चैनल के माध्यम से आगे और रिवर्स धाराओं का उपयोग करके सेल को पढ़ा जाता है।

मिररबिट ऑपरेशन - सेल पर 2 बिट प्राप्त करना
CHE प्रोग्रामिंग (चित्र 2) के दौरान गर्म इलेक्ट्रॉनों को चैनल से चैनल के बायस्ड ड्रेन एंड की ओर चार्ज ट्रैपिंग लेयर में इंजेक्ट किया जाता है, लेकिन चैनल के फ्लोटिंग सोर्स एंड से नहीं। ट्रांजिस्टर के स्रोत और नाली को चैनल के एक छोर से दूसरे छोर पर स्विच करने की अनुमति देकर, चार्ज को इंजेक्ट किया जा सकता है और चैनल के दोनों छोर पर चार्ज ट्रैपिंग परत में संग्रहीत किया जा सकता है।

इसी तरह, चार्ज ट्रैपिंग सेल के एक छोर को मिटाने वाले क्षेत्र को एक छोर या चैनल के दूसरे छोर पर रखकर मिटाया जा सकता है, जिससे दूसरे छोर को फ्लोट करने की अनुमति मिलती है जैसा कि चित्र 3 में दिखाया गया है। बैंड-टू-बैंड हॉट होल इरेज़ छेद बनाता है जो स्थानीय रूप से फंसे हुए हैं जिनमें से कुछ चार्ज ट्रैप के उस छोर से चार्ज को हटाने के लिए इलेक्ट्रॉनों के साथ पुनर्संयोजित होते हैं।

सेल से 2 बिट्स पढ़ना
मिररबिट रीड को बहुत सरलता से स्रोत और ड्रेन संपर्कों को उलट कर किया जाता है। नाली की तरफ से फैला हुआ जंक्शन रिक्तीकरण क्षेत्र चैनल को चार्ज ट्रैपिंग सेल की तरफ चार्ज से ढाल देता है जो नाली के ऊपर होता है। इसका शुद्ध परिणाम यह है कि ड्रेन-साइड चार्ज का चैनल के माध्यम से चलने वाले करंट पर बहुत कम प्रभाव पड़ता है, जबकि सोर्स-साइड चार्ज ट्रांजिस्टर की दहलीज को निर्धारित करता है।

जब स्रोत और नाली को उलट दिया जाता है, तो विपरीत पक्ष का आवेश ट्रांजिस्टर की दहलीज को निर्धारित करता है।

इस तरह चार्ज ट्रैपिंग सेल के दोनों छोर पर दो अलग-अलग चार्ज स्तर सेल के माध्यम से दो अलग-अलग धाराओं को प्रवाहित करेंगे, जो वर्तमान प्रवाह की दिशा पर निर्भर करता है।

चार्ज ट्रैपिंग नंद - सैमसंग और अन्य
सैमसंग इलेक्ट्रॉनिक्स ने 2006 में खुलासा किया चार्ज ट्रैपिंग फ्लैश के उपयोग में इसका शोध उस समय उपयोग में आने वाली प्लानर संरचनाओं के समान सेल संरचनाओं का उपयोग करके एनएएनडी प्रौद्योगिकी के निरंतर स्केलिंग की अनुमति देता है। तकनीक सोनोस (सिलिकॉन-ऑक्साइड-नाइट्राइड-ऑक्साइड-सिलिकॉन) या मोनोस (मेटल-ओएनओएस) कैपेसिटर संरचना पर निर्भर करती है, जो नाइट्राइड परत में चार्ज ट्रैप में जानकारी संग्रहीत करती है।

सैमसंग ने दो सेल संरचनाओं का खुलासा किया: 40 एनएम के लिए टीएएनओएस (टाइटेनियम, एल्यूमिना, नाइट्राइड, ऑक्साइड, सिलिकॉन), जहां शोधकर्ताओं का मानना ​​था कि मौजूदा 3डी कैप संरचना (इस लेख में बाद में विस्तार से वर्णित) का निर्माण नहीं किया जा सकता है, और टीएचएनओएस, जिसमें एल्यूमीनियम ऑक्साइड को एक अज्ञात उच्च-के ढांकता हुआ सामग्री से बदल दिया जाएगा। उच्च-के सामग्री से एल्यूमीनियम ऑक्साइड संरचना की तुलना में लंबे समय तक बनाए रखने की उम्मीद थी।

एक कैप संरचना में एक पारंपरिक फ्लोटिंग गेट सेल में आसन्न फ़्लोटिंग गेट्स के बीच एक अवरोध बनाने के लिए नियंत्रण गेट को बढ़ाया जाता है।

अगले पांच वर्षों में कई डिवाइस डिजाइनरों ने इस दृष्टिकोण के साथ 30 एनएम नोड पर NAND का सफलतापूर्वक उत्पादन करते हुए कैप संरचना को तेजी से सख्त प्रक्रिया ज्यामिति में धकेलने के तरीके खोजे।

चार्ज ट्रैपिंग को अभी भी नंद फ्लैश के लिए भविष्य की तकनीक के रूप में देखा जाता है, लेकिन इसे प्लानर कोशिकाओं की तुलना में ऊर्ध्वाधर संरचनाओं के लिए अधिक माना जा रहा है।

नंद को चार्ज ट्रैपिंग तकनीक की आवश्यकता क्यों है
नंद फ्लैश बहुत आक्रामक तरीके से स्केलिंग कर रहा है (चित्र 4)। जैसे-जैसे प्रक्रियाएं माइग्रेट होती हैं, कंट्रोल गेट और फ्लोटिंग गेट के इंटरफेस की चौड़ाई सिकुड़ने के वर्ग के अनुपात में सिकुड़ती जाती है, और फ्लोटिंग गेट्स के बीच की दूरी प्रक्रिया के सिकुड़ने के अनुपात में सिकुड़ती जाती है, लेकिन फ्लोटिंग गेट की मोटाई समान रहती है ( फ्लोटिंग गेट जितना पतला होता है, सेल इलेक्ट्रॉन हानि के प्रति उतना ही कम सहिष्णु होता है)। इसका मतलब यह है कि आसन्न फ़्लोटिंग गेट्स के बीच युग्मन नियंत्रण गेट और फ़्लोटिंग गेट के बीच युग्मन से बड़ा हो जाता है, जिससे आसन्न बिट्स के बीच डेटा भ्रष्टाचार हो जाता है।

जैसे-जैसे प्रक्रियाएं सिकुड़ती रहती हैं, यह तेजी से समस्याग्रस्त होती जाती है। इस कारण आधुनिक नंद फ्लैश में नियंत्रण गेट को फ्लोटिंग गेट को कैप करने के लिए पुन: कॉन्फ़िगर किया गया है। एक कैप संरचना में पारंपरिक फ्लोटिंग गेट सेल में आसन्न फ्लोटिंग गेट्स के बीच एक अवरोध बनाने के लिए कंट्रोल गेट को बढ़ाया जाता है (चित्र 5 देखें)। यह फ़्लोटिंग गेट और कंट्रोल गेट के बीच युग्मन को बढ़ाते हुए आसन्न फ़्लोटिंग गेट में युग्मन को कम करने में कार्य करता है। एक दोष यह है कि नियंत्रण द्वार चैनल से जुड़ता है, इसलिए इस युग्मन को कम करने के उपाय किए जाने चाहिए।

2006 में यह माना गया था कि इन उपकरणों के लिए आवश्यक जटिल तीन-परत ओएनओ गेट ऑक्साइड के उत्पादन में कठिनाइयों के कारण मौजूदा फ्लोटिंग गेट कैप संरचना को 50 एनएम नोड से छोटी प्रक्रियाओं पर निर्मित नहीं किया जा सकता है।

सैमसंग ने भी घोषणा की 2006 के अंत में कि 2008 तक यह इस तरह के उपकरण को 40 एनएम प्रोसेस नोड में उत्पादन में डाल देगा, लेकिन इस घोषणा के बाद पांच वर्षों में कई डिवाइस डिजाइनरों ने कैप संरचना को तेजी से सख्त प्रक्रिया ज्यामिति में धकेलने के तरीके खोजे, सफलतापूर्वक NAND को नीचे तक उत्पादन किया इस तरीके से 20 एनएम नोड।

चार्ज ट्रैपिंग दृष्टिकोण को अभी भी 20 एनएम से छोटी प्रक्रियाओं के लिए एनएएनडी फ्लैश के भविष्य के रूप में देखा जाता है और दोनों प्लानर के साथ-साथ लंबवत 3डी संरचनाओं के लिए विचार किया जा रहा है।

यह परिवर्तन कब हो सकता है
आज सैनडिस्क का दावा है कि कंपनी 10–19 एनएम रेंज में दूसरे नोड में पारंपरिक एनएएनडी संरचनाओं का उपयोग जारी रखने की उम्मीद करती है। इसका मतलब यह है कि उद्योग के 10 एनएम तक पहुंचने तक मानक उपकरण संरचनाएं यथावत बनी रह सकती हैं, हालांकि एक विश्वसनीय फ्लोटिंग गेट बनाने की चुनौतियां प्रत्येक प्रक्रिया के सिकुड़ने के साथ और अधिक गंभीर हो जाती हैं।

दूसरी ओर, सेमीकंडक्टर के लिए अंतर्राष्ट्रीय प्रौद्योगिकी रोडमैप (ITRS) प्रोसेस टेक्नोलॉजी रोडमैप की 2010 प्रोसेस इंटीग्रेशन, डिवाइसेस और स्ट्रक्चर्स (PIDS) टेबल 2012 में 22 एनएम पर शुरू होने वाले चार्ज ट्रैपिंग को अपनाना और 20 एनएम प्रक्रिया के साथ 2014 में मुख्यधारा बनना।

यह संभव है कि भविष्य की प्रक्रियाओं के लिए प्लानर चार्ज ट्रैपिंग सेल का उपयोग किया जाएगा। किसी भी निर्माता ने अभी तक 19 एनएम से छोटी ज्यामिति के लिए अपनी प्रक्रियाओं का खुलासा नहीं किया है।

लंबवत संरचनाओं के लिए चार्ज ट्रैपिंग परतें
वर्टिकल स्ट्रक्चर्स को NAND फ्लैश के लिए एक तार्किक अगले चरण के रूप में देखा जाता है, एक बार और क्षैतिज स्केलिंग अदृश्य हो जाती है। चूंकि लंबवत सुविधाओं को किनारे पर नहीं बनाया जा सकता है, एक चार्ज ट्रैपिंग परत एक लंबवत एनएएनडी फ्लैश स्ट्रिंग बनाने का एक बहुत ही रोचक तरीका बन जाती है।

तोशिबा और सैमसंग इलेक्ट्रॉनिक्स ने वर्टिकल चार्ज ट्रैपिंग नंद संरचनाओं के लिए प्रोटोटाइप का खुलासा किया है।

तोशिबा का BiCS और सैमसंग का 3डी नंद
2007 में तोशिबा और 2009 में सैमसंग ने 3डी वी-नंद के विकास की घोषणा की, जो सिलिकॉन के दिए गए क्षेत्र में बिट्स की संख्या बढ़ाने के लिए क्षैतिज के बजाय एक मानक एनएएनडी फ्लैश बिट स्ट्रिंग बनाने का एक साधन है।

इसके क्रॉस सेक्शन का एक मोटा विचार चित्र 6 में दिखाया गया है। इस ड्राइंग में लाल भाग प्रवाहकीय पॉलीसिलिकॉन का प्रतिनिधित्व करते हैं, नीला सिलिकॉन डाइऑक्साइड इन्सुलेटिंग परत है, और पीला नाइट्राइड चार्ज ट्रैपिंग परत है।

लंबवत संरचनाएं (केवल एक दिखाया गया है) सिलेंडर हैं जो एक चैनल को लागू करते हैं जो वैकल्पिक ढांकता हुआ और चार्ज ट्रैपिंग परतों (नीला और पीला) में लपेटा जाता है। इस तरह के एक उपकरण के निर्माण के लिए पॉलीसिलिकॉन और सिलिकॉन डाइऑक्साइड डाइइलेक्ट्रिक की परतों को पहले एक सिलिकॉन सब्सट्रेट के ऊपर जमा किया जाता है जिसमें मानक सीएमओएस तर्क तत्व होते हैं। एक ट्रेंच को फिर खोदा जाता है और इसकी दीवारों को पहले सिलिकॉन डाइऑक्साइड (नीला), फिर सिलिकॉन नाइट्राइड (पीला), फिर एक और सिलिकॉन डाइऑक्साइड (नीला) परत के साथ जमा किया जाता है, जिससे गेट डाइइलेक्ट्रिक, चार्ज ट्रैप और टनल डाइइलेक्ट्रिक का निर्माण होता है।. अंत में छेद कंडक्टिंग पॉलीसिलिकॉन (लाल) से भर जाता है जो चैनल बनाता है। प्रवाहकीय पॉलीसिलिकॉन की वैकल्पिक परतें इस संरचना में नियंत्रण द्वार के रूप में कार्य करती हैं।

यह संरचना इस तथ्य का लाभ उठाती है कि चार्ज ट्रैप परत को प्रत्येक नियंत्रण द्वार के बीच अछूता रहने की आवश्यकता नहीं है, इसलिए इसे ऊर्ध्वाधर दिशा में खोदने की आवश्यकता नहीं है।

एम्बेडेड मेमोरी में चार्ज फंसना
अन्य तकनीकों की तुलना में चार्ज ट्रैपिंग फ्लैश का एक लाभ यह है कि इसे एक मानक तर्क प्रक्रिया के साथ अपेक्षाकृत आसानी से एम्बेड किया जा सकता है। एक मानक तर्क प्रक्रिया को तीन और उच्च वोल्टेज मास्क और तीन और कोर सीटीएफ मास्क के अतिरिक्त तर्क-प्लस-फ्लैश प्रक्रिया में परिवर्तित किया जा सकता है, और इन छह मास्कों में से कोई भी एक महत्वपूर्ण परत नहीं है (यानी सबसे उन्नत भाग का उपयोग करने की आवश्यकता है) प्रक्रिया का)। अन्य सभी तर्क प्रक्रियाओं को सीधे साझा किया जा सकता है।

बैंडगैप-इंजीनियर चार्ज-ट्रैपिंग मेमोरी डिवाइसेस
ITRS PIDS 2013 में, यह स्पष्ट रूप से उल्लेख किया गया था कि प्रतिधारण को हल करने और दुविधा को मिटाने के लिए बैंडगैप इंजीनियर चार्ज-ट्रैपिंग डिवाइस की आवश्यकता होती है। एक साधारण टनल ऑक्साइड का उपयोग करने वाला सोनोस, हालांकि, एनएएनडी अनुप्रयोग के लिए उपयुक्त नहीं है- एक बार इलेक्ट्रॉन गहरे एसआईएन ट्रैप स्तरों में फंस जाते हैं तो उन्हें उच्च विद्युत क्षेत्र के तहत भी अलग करना मुश्किल होता है। डिवाइस को जल्दी से मिटाने के लिए सब्सट्रेट में छेद को इलेक्ट्रॉन चार्ज को बेअसर करने के लिए SiN में इंजेक्ट किया जाता है। चूँकि SiO2 के लिए होल बैरियर उच्च (~4.1 eV) है, होल इंजेक्शन दक्षता खराब है और पर्याप्त होल करंट बहुत पतले टनल ऑक्साइड (~ 2 एनएम) का उपयोग करके ही प्राप्त किया जा सकता है। इस तरह की पतली सुरंग ऑक्साइड, हालांकि, खराब डेटा प्रतिधारण में परिणाम देती है क्योंकि भंडारण इलेक्ट्रॉनों के कारण कमजोर अंतर्निर्मित क्षेत्र के तहत सब्सट्रेट से प्रत्यक्ष छेद सुरंग को रोका नहीं जा सकता है (प्रत्यक्ष सुरंग की दर बाधा मोटाई का एक मजबूत कार्य है लेकिन केवल कमजोर रूप से विद्युत क्षेत्र पर निर्भर करता है, इस प्रकार चार्ज स्टोरेज द्वारा कमजोर अंतर्निर्मित क्षेत्र सब्सट्रेट से सीधे छेद सुरंग बनाने के लिए पर्याप्त है जो डेटा प्रतिधारण को बर्बाद कर देता है)। सोनोस के कई रूप प्रस्तावित किए गए हैं। सुरंग ढांकता हुआ इंजीनियरिंग अवधारणाओं का उपयोग चर मोटाई सुरंग ढांकता हुआ बनाने के लिए सुरंग बाधा गुणों को संशोधित करने के लिए किया जाता है। उदाहरण के लिए, एकल ऑक्साइड (बीई-सोनोस) [एच को बदलने के लिए ओएनओ की ट्रिपल अल्ट्रा-पतली (1-2 एनएम) परतें पेश की जाती हैं। टी. ल्यू, एट अल, आईईडीएम 2005]। उच्च विद्युत क्षेत्र के तहत, ऑक्साइड और नाइट्राइड की ऊपरी दो परतें सी वैलेंस बैंड के ऊपर ऑफसेट होती हैं, और सब्सट्रेट छेद नीचे की पतली ऑक्साइड के माध्यम से आसानी से सुरंग बनाते हैं और ऊपर की मोटी सी एन फँसाने वाली परत में इंजेक्ट करते हैं। डेटा स्टोरेज मोड में, कमजोर विद्युत क्षेत्र ट्रिपल लेयर को ऑफसेट नहीं करता है और SiN में दोनों इलेक्ट्रॉनों और सब्सट्रेट में छेद ट्रिपल लेयर की कुल मोटाई से अवरुद्ध हो जाते हैं। बाद में BE-SONOS को हाई-K (Al2O3) और मिटाने के प्रदर्शन को बढ़ाने के लिए मेटल गेट जोड़ा गया, तथाकथित BE-MANOS [S. सी. लाई, एट अल, एनवीएसएमडब्ल्यू 2007]। प्रतिधारण में सुधार के लिए उच्च-K Al2O3 और SiN के बीच एक बफर ऑक्साइड जोड़ने का सुझाव दिया गया है। अभी बड़े पैमाने पर उत्पादन 3डी नंद बीई-मानोस की एक समान संरचना को अपनाता है, प्रत्येक व्यक्तिगत कंपनियों द्वारा विस्तृत नुस्खा ट्यूनिंग के कुछ रूपों के साथ। टनलिंग बैरियर के लिए इंजीनियर किए गए बैंडगैप की अवधारणा को चार्ज-ट्रैपिंग उपकरणों के लिए एक आवश्यक मार्ग के रूप में मान्यता प्राप्त है।

हालांकि NAND को फंसाने वाला चार्ज GCR और FG क्रॉस टॉक मुद्दों में मदद कर सकता है और इस तरह 20nm से नीचे स्केलिंग का वादा करता है, यह वर्ड लाइन ब्रेकडाउन और बहुत कम इलेक्ट्रॉनों जैसी मूलभूत सीमाओं में मदद नहीं करता है। इसलिए, में रोडमैप प्रवृत्ति यह प्लानर FG और 3D NAND के बीच एक संक्रमण भूमिका में है। जब 3D NAND बनाने के लिए चार्ज ट्रैपिंग उपकरणों का उपयोग किया जाता है, तो बड़ा डिवाइस आकार स्वाभाविक रूप से इलेक्ट्रॉन संख्या और शब्द रेखा टूटने के मुद्दों को हल करता है।