डाई श्रिंक

डाई सिकुड़ना (कभी-कभी ऑप्टिकल सिकुड़ना या प्रक्रिया सिकुड़ना) शब्द धातु-ऑक्साइड-अर्धचालक (एमओएस) उपकरणों के सेमीकंडक्टर पैमाने के उदाहरणों की सूची को संदर्भित करता है। एक डाई (एकीकृत सर्किट) को सिकोड़ने का कार्य एक अधिक उन्नत निर्माण प्रक्रिया का उपयोग करके कुछ समान सर्किट बनाता है, जिसमें आमतौर पर पत्थर के छापे से छापने का  सेमीकंडक्टर नोड का अग्रिम शामिल होता है। यह एक चिप कंपनी के लिए समग्र लागत को कम करता है, क्योंकि प्रोसेसर में प्रमुख वास्तुशिल्प परिवर्तनों की अनुपस्थिति अनुसंधान और विकास लागत को कम करती है जबकि एक ही समय में  सिलिकॉन बिस्किट  के एक ही टुकड़े पर अधिक प्रोसेसर मरने की अनुमति देता है, जिसके परिणामस्वरूप प्रति उत्पाद कम लागत होती है। बिका हुआ।

सेमीकंडक्टर कंपनी जैसे सैमसंग इलेक्ट्रॉनिक्स, इंटेल, TSMC, और SK Hynix, और उन्नत माइक्रो डिवाइसेस (पूर्व व्हाट टेक्नोलॉजीज सहित), Nvidia और MediaTek जैसे कल्पित  निर्माताओं में कीमतों में कमी और उच्च प्रदर्शन की कुंजी है।

विवरण
2000 के दशक के उदाहरणों में सोनी और तोशीबा  से प्लेस्टेशन 2 के भावना इंजन प्रोसेसर की डाउनस्केलिंग शामिल है (2000 में 180 एनएम सीएमओएस से 2003 में 90 एनएम सीएमओएस तक), कोडनेम पेंटियम 4#सीडर मिल पेंटियम 4 प्रोसेसर (90 एनएम सीएमओएस से 65 एनएम सीएमओएस तक) और पेनरीन (माइक्रोआर्किटेक्चर) प्रोसेसर (65 एनएम सीएमओएस से 45 एनएम सीएमओएस), कोडनेम 64 वस्त्रों का अपमान करना#ब्रिस्बेन (65 एनएम एसओआई) एथलॉन 64 X2 प्रोसेसर (इंसुलेटर पर 90 एनएम सिलिकॉन से लेकर इंसुलेटर पर 65 एनएम सिलिकॉन), एटीआई और एनवीडिया दोनों से  ग्राफ़िक्स प्रोसेसिंग युनिट  की विभिन्न पीढ़ियां, और सैमसंग, तोशिबा और एसके हाइनिक्स की  रैंडम एक्सेस मेमोरी  और फ्लैश मेमोरी चिप्स की विभिन्न पीढ़ियां। जनवरी 2010 में, Intel ने Intel Core i5 माइक्रोप्रोसेसरों की क्लार्कडेल (माइक्रोप्रोसेसर) सूची जारी की और Intel Core#Core i7 प्रोसेसर को 32 एनएम प्रक्रिया के साथ तैयार किया गया, जो Nehalem (माइक्रोआर्किटेक्चर) सेंट्रल प्रोसेसिंग यूनिट के पुराने पुनरावृत्तियों में उपयोग की जाने वाली पिछली 45 एनएम प्रक्रिया से कम है। microआर्किटेक्चर। इंटेल, विशेष रूप से, पूर्व में अपने टिक-टॉक मॉडल के माध्यम से नियमित ताल पर उत्पाद के प्रदर्शन को बेहतर बनाने के लिए डाई सिकुड़न का लाभ उठाने पर ध्यान केंद्रित करता था। इस व्यवसाय मॉडल में, उसी माइक्रोआर्किटेक्चर के साथ प्रदर्शन को बेहतर बनाने के लिए हर नेहलेम (माइक्रोआर्किटेक्चर) (टॉक) के बाद डाई श्रिंक (टिक) किया जाता है। डाई सिकोड़ना एंड-यूजर्स के लिए फायदेमंद होता है क्योंकि डाई को सिकोड़ने से चिप की समान क्लॉक फ्रीक्वेंसी को बनाए रखते हुए अर्धचालक उपकरण  में प्रत्येक ट्रांजिस्टर स्विचिंग चालू या बंद होने से करंट कम हो जाता है, जिससे कम बिजली की खपत (और इस तरह कम गर्मी उत्पादन) वाला उत्पाद बनता है।, घड़ी की दर में वृद्धि और कीमतों में कमी। चूंकि 200-मिमी या 300-मिमी सिलिकॉन वेफर बनाने की लागत फैब्रिकेशन चरणों की संख्या के समानुपाती होती है और वेफर पर चिप्स की संख्या के अनुपात में नहीं होती है, डाई प्रत्येक वेफर पर अधिक चिप्स को सिकोड़ती है, जिसके परिणामस्वरूप प्रति निर्माण लागत कम होती है टुकड़ा।

आधा सिकुड़ना
सीपीयू फैब्रिकेशन में, एक डाई सिकुड़न में हमेशा एक माइक्रोलिथोग्राफी नोड के लिए एक अग्रिम शामिल होता है, जैसा कि सेमीकंडक्टर के लिए अंतर्राष्ट्रीय प्रौद्योगिकी रोडमैप (सूची देखें) द्वारा परिभाषित किया गया है। चिप निर्माण पर जीपीयू और सिस्टम के लिए, मरने के सिकुड़ने में अक्सर आईटीआरएस द्वारा परिभाषित नोड पर मरने को कम करना शामिल होता है, उदाहरण के लिए, 150 एनएम, 110 एनएम, 80 एनएम, 55 एनएम, 40 एनएम और अधिक वर्तमान में 8 एनएम नोड्स, कभी-कभी अर्ध-नोड के रूप में संदर्भित किया जाता है। यह दो आईटीआरएस-परिभाषित लिथोग्राफी नोड्स (इस प्रकार एक आधा-नोड सिकुड़न कहा जाता है) के बीच एक स्टॉपगैप है, जो आगे कम आईटीआरएस-परिभाषित नोड्स के लिए सिकुड़ता है, जो अतिरिक्त आरएंडडी लागत को बचाने में मदद करता है। पूर्ण नोड्स या अर्ध-नोड्स के लिए डाई सिकुड़ने का विकल्प फाउंड्री के पास है न कि एकीकृत सर्किट डिजाइनर के पास।

यह भी देखें

 * एकीकृत परिपथ
 * सेमीकंडक्टर डिवाइस निर्माण
 * फोटोलिथोग्राफी
 * मूर की विधि
 * ट्रांजिस्टर गिनती

बाहरी संबंध

 * 0.11 µm Standard Cell ASIC
 * EETimes: ON Semi offers 110-nm ASIC platform
 * Renesas 55 nm process features
 * RDA, SMIC make 55-nm mixed-signal IC
 * Globalfoundries 40nm
 * UMC 45/40nm
 * SiliconBlue tips FPGA move to 40-nm
 * Globalfoundries 28nm, Leading-Edge Technologies
 * TSMC Reiterates 28 nm Readiness by Q4 2011
 * Design starts triple for TSMC at 28-nm