त्रि-आयामी एकीकृत परिपथ

एक त्रि-आयामी एकीकृत परिपथ (3D आईसी) एक MOSFET (मेटल-ऑक्साइड सेमीकंडक्टर) इंटीग्रेटेड परिपथ (आईसी) है, जो 16 या अधिक आईसी को ढेर करके और उदाहरण के लिए, थ्रू-सिलिकॉन वियास (टीएसवीs) का उपयोग करके उन्हें लंबवत रूप से जोड़कर बनाया जाता है। या Cu-Cu कनेक्शन, ताकि वे पारंपरिक दो आयामी प्रक्रियाओं की तुलना में कम शक्ति और छोटे पदचिह्न पर प्रदर्शन संशोधन प्राप्त करने के लिए एकल उपकरण के रूप में व्यवहार करें। 3D आईसी कई 3D एकीकरण योजनाओं में से एक है जो microelectronics और नैनो इलेक्ट्रॉनिक्स में विद्युत प्रदर्शन लाभ प्राप्त करने के लिए जेड-दिशा का फायदा उठाती है।

3D एकीकृत परिपथों को वैश्विक (एकीकृत परिपथ पैकेजिंग), मध्यवर्ती (बॉन्ड पैड) और स्थानीय (ट्रांजिस्टर) स्तर पर उनके इंटरकनेक्ट पदानुक्रम के स्तर द्वारा वर्गीकृत किया जा सकता है। सामान्य तौर पर, 3D एकीकरण एक व्यापक शब्द है जिसमें 3D वेफर-लेवल पैकेजिंग (3Dडब्ल्यूएलपी) जैसी विधियाँ सम्मिलित हैं; 2.5डी और 3D इंटरपोजर आधारित एकीकरण; 3D स्टैक्ड आईसी (3D-एसआईसी); 3D विषम एकीकरण; और 3D प्रणाली एकीकरण। साथ ही वास्तविक मोनोलिथिक 3D आईसी

जिस्सो टेक्नोलॉजी रोडमैप कमेटी (JIC) और सेमीकंडक्टर के लिए अंतर्राष्ट्रीय प्रौद्योगिकी रोडमैप (ITRS) जैसे अंतर्राष्ट्रीय संगठनों ने 3D एकीकरण के मानकों और रोडमैप की स्थापना को आगे बढ़ाने के लिए विभिन्न 3D एकीकरण विधियों को वर्गीकृत करने के लिए काम किया है। 2010 के दशक तक, NAND फ्लैश फ्लैश मेमोरी और मोबाइल उपकरणों में 3D आईसी का व्यापक रूप से उपयोग किया जाता था।

3D आईसी बनाम 3D पैकेजिंग
3D पैकेजिंग 3D एकीकरण योजनाओं को संदर्भित करता है जो वर्टिकल स्टैकिंग प्राप्त करने के लिए पारंपरिक इंटरकनेक्शन विधियों जैसे तार का जोड़  और  पलटें काटना  पर विश्वास करते हैं। 3D पैकेजिंग को पैकेज (3D SiP) और 3D वेफर स्तर पैकेज (3D डब्ल्यूएलपी) में 3D प्रणाली में विभाजित किया जा सकता है। 3D SiPs जो कुछ समय से मुख्यधारा के निर्माण में हैं और एक अच्छी तरह से स्थापित मूलभूत ढांचा है, जिसमें स्टैक्ड मेमोरी डाइस सम्मिलित हैं जो वायर बॉन्ड और पैकेज पर पैकेज (PoP) कॉन्फ़िगरेशन के साथ वायर बॉन्ड या फ्लिप चिप विधि से जुड़े हुए हैं। पीओपी का उपयोग अलग-अलग प्रौद्योगिकियों को लंबवत रूप से एकीकृत करने के लिए किया जाता है। 3D डब्ल्यूएलपी इंटरकनेक्ट बनाने के लिए पुनर्वितरण परत (आरडीएल) और वेफर बम्पिंग प्रक्रियाओं जैसी वेफर स्तर की प्रक्रियाओं का उपयोग करता है।

2.5D जड़ना एक 3D डब्ल्यूएलपी है जो सिलिकॉन वाया (टीएसवीs) और एक RDL के माध्यम से एक सिलिकॉन, ग्लास, या ऑर्गेनिक इंटरपोज़र पर साइड-बाय-साइड डाइस को जोड़ता है। सभी प्रकार की 3D पैकेजिंग में, पैकेज में चिप्स ऑफ-चिप सिग्नलिंग का उपयोग करके संचार करते हैं, जैसे कि वे एक सामान्य परिपथ बोर्ड पर अलग-अलग पैकेज में लगाए गए हों।

3D आईसी को 3D स्टैक्ड आईसी (3D एसआईसी) में विभाजित किया जा सकता है, जो टीएसवी इंटरकनेक्ट का उपयोग करके आईसी चिप्स को स्टैक करने और मोनोलिथिक 3D आईसी को संदर्भित करता है, जो सेट के रूप में ऑन-चिप वायरिंग पदानुक्रम के स्थानीय स्तर पर 3D इंटरकनेक्ट का एहसास करने के लिए फैब प्रक्रियाओं का उपयोग करता है। आईटीआरएस द्वारा आगे, इसका परिणाम उपकरण परतों के बीच सीधे लंबवत इंटरकनेक्ट में होता है। सैमसंग इलेक्ट्रॉनिक्स के 3D वि नन्द उपकरणों में एक अखंड दृष्टिकोण का पहला उदाहरण देखा जाता है।

2010 तक, मोबाइल उपकरणों में NAND फ्लैश मेमोरी के लिए 3D आईसी पैकेज का व्यापक रूप से उपयोग किया जाता था।



3D एसआईसी
डिजिटल इलेक्ट्रॉनिक्स बाजार को हाल ही में जारी सेंट्रल प्रोसेसिंग यूनिट घटकों को पूरा करने के लिए एक उच्च घनत्व अर्धचालक मेमोरी चिप की आवश्यकता होती है, और इस समस्या के समाधान के रूप में कई डाई स्टैकिंग विधि का सुझाव दिया गया है। JEDEC ने सर्वर मेमोरी फोरम, 1-2 नवंबर, 2011, सांता क्लारा, CA में आगामी डायनेमिक रैंडम-एक्सेस मेमोरी विधि में 3D एसआईसी डाई स्टैकिंग योजना का खुलासा किया। अगस्त 2014 में, सैमसंग इलेक्ट्रॉनिक्स ने 64 का उत्पादन प्रारंभ किया{{nbsp}3D टीएसवी पैकेज विधि का उपयोग कर उभरती हुई DDR4 (डबल-डेटा दर 4) मेमोरी पर आधारित सर्वर के लिए GB SDRAM मॉड्यूल। 3D स्टैक्ड DRAM के लिए नए प्रस्तावित मानकों में वाइड I/O, वाइड I/O 2, हाइब्रिड मेमोरी क्यूब, उच्च बैंडविड्थ मेमोरी सम्मिलित हैं।

अखंड 3D आईसी
ट्रू मोनोलिथिक 3D आईसी को एक वेफर (इलेक्ट्रॉनिक्स) पर परतों में बनाया जाता है, जो बाद में 3D आईसी में वेफर डाइसिंग होता है। केवल एक सब्सट्रेट है, इसलिए संरेखण, थिनिंग, बॉन्डिंग या थ्रू-सिलिकॉन वियास की कोई आवश्यकता नहीं है। सामान्य तौर पर, अखंड 3D आईसी अभी भी एक विकासशील विधि है और अधिकांश लोगों द्वारा इसे उत्पादन से कई साल दूर माना जाता है।

ट्रांजिस्टर निर्माण को दो चरणों में विभाजित करके प्रक्रिया तापमान सीमाओं को संबोधित किया जा सकता है। एक उच्च तापमान चरण जो लेयर ट्रांसफर से पहले किया जाता है, उसके बाद ion-cut का उपयोग करके लेयर ट्रांसफर किया जाता है, जिसे लेयर ट्रांसफर के रूप में भी जाना जाता है। इंसुलेटर पर सिलिकॉन का उत्पादन करने के लिए उपयोग किया गया है। पिछले दो दशकों से इन्सुलेटर पर सिलिकॉन (एसओआई) वेफर्स। कम तापमान (<400℃) बॉन्ड और क्लीव विधियों का उपयोग करके वस्तुतः दोष-मुक्त सिलिकॉन की कई पतली (10s–100s नैनोमीटर स्केल) परतें बनाई जा सकती हैं, और सक्रिय ट्रांजिस्टर परिपथरी के शीर्ष पर रखी जा सकती हैं। ईच और निक्षेपण प्रक्रियाओं का उपयोग करके ट्रांजिस्टर को अंतिम रूप देकर पालन करें। स्टैनफोर्ड विश्वविद्यालय  में DARPA द्वारा प्रायोजित अनुदान के अनुसार इस अखंड 3D आईसी विधि पर शोध किया गया है। एम सीईए-लेटी ने मोनोलिथिक 3D आईसी दृष्टिकोण भी विकसित किया, जिसे अनुक्रमिक 3D आईसी कहा जाता है। 2014 में, फ्रांसीसी अनुसंधान संस्थान ने अपना CoolCube™ पेश किया, एक निम्न-तापमान प्रक्रिया प्रवाह जो 3DVLSI को सही मार्ग प्रदान करता है। स्टैनफोर्ड विश्वविद्यालय में, शोधकर्ताओं ने कार्बन नैनोट्यूब (सीएनटी) संरचनाओं बनाम सिलिकॉन का उपयोग करके एक वेफर-स्केल कम तापमान सीएनटी हस्तांतरण प्रक्रियाओं का उपयोग करके मोनोलिथिक 3D आईसी डिजाइन किए जो 120 ℃ पर किए जा सकते हैं।

3D एसआईसी
के लिए निर्माण प्रौद्योगिकियाँ

3D आईसी डिज़ाइन के लिए कई विधियाँ हैं, जिनमें पुन: क्रिस्टलीकरण और वेफर बॉन्डिंग विधियाँ सम्मिलित हैं। वेफर बॉन्डिंग के दो प्रमुख प्रकार हैं, Cu-Cu कनेक्शन (टीएसवी में उपयोग किए जाने वाले स्टैक्ड आईसी के बीच कॉपर-टू-कॉपर कनेक्शन) और थ्रू-सिलिकॉन वाया (टीएसवी)। 2014 तक, उच्च बैंडविड्थ मेमोरी (HBM) और हाइब्रिड मेमोरी क्यूब जैसे कई मेमोरी उत्पाद लॉन्च किए गए हैं जो टीएसवी के साथ 3D आईसी स्टैकिंग को प्रयुक्त करते हैं। कई प्रमुख स्टैकिंग दृष्टिकोणों को प्रयुक्त किया जा रहा है और उनका पता लगाया जा रहा है। इनमें डाई-टू-डाई, डाई-टू-वेफर और वेफर-टू-वेफर सम्मिलित हैं।


 * डाई-टू-डाई: इलेक्ट्रॉनिक कंपोनेंट्स मल्टीपल डाई पर बनाए जाते हैं, जो फिर संरेखित और बंधे होते हैं। बंधन से पहले या बाद में थिनिंग और टीएसवी का निर्माण किया जा सकता है। डाई-टू-डाई का एक फायदा यह है कि प्रत्येक घटक डाई का पहले परीक्षण किया जा सकता है, ताकि एक खराब डाई पूरे ढेर को बर्बाद न करे। इसके अतिरिक्त, 3D आईसी में प्रत्येक डाई को पहले से ही बिन किया जा सकता है, ताकि उन्हें मिश्रित किया जा सके और विद्युत् की खपत और प्रदर्शन को अनुकूलित करने के लिए मिलान किया जा सके (उदाहरण के लिए मोबाइल एप्लिकेशन के लिए कम पावर प्रोसेस कॉर्नर से कई डाइस का मिलान करना)।
 * डाई-टू-वेफर: इलेक्ट्रॉनिक घटक दो सेमीकंडक्टर वेफर्स पर बनाए जाते हैं। एक वेफर काटा जाता है; सिंगुलेटेड डाई (इंटीग्रेटेड परिपथ) को दूसरे वेफर के डाई साइट्स पर संरेखित और बंधित किया जाता है। जैसा कि वेफर-ऑन-वेफर विधि में, थिनिंग और टीएसवी निर्माण बॉन्डिंग से पहले या बाद में किया जाता है। डाइसिंग से पहले ढेर में अतिरिक्त डाई जोड़ी जा सकती है।
 * वेफर-टू-वेफर: इलेक्ट्रॉनिक घटक दो या अधिक वेफर (इलेक्ट्रॉनिक्स) पर बनाए जाते हैं, जिन्हें फिर 3D आईसी में संरेखित, बंधित और वेफर डाइसिंग किया जाता है। बंधन से पहले या बाद में प्रत्येक वेफर को पतला किया जा सकता है। वर्टिकल विद्युत् का संपर्क  या तो बॉन्डिंग से पहले वेफर्स में बनाए जाते हैं या फिर बॉन्डिंग के बाद स्टैक में बनाए जाते हैं। ये थ्रू-सिलिकॉन वाया (टीएसवी) सक्रिय परतों और/या एक सक्रिय परत और एक बाहरी बॉन्ड पैड के बीच सिलिकॉन सब्सट्रेट (एस) से होकर निकलते हैं। वेफ़र-टू-वेफ़र बॉन्डिंग प्रतिफल को कम कर सकती है, क्योंकि यदि किसी 3D आईसी में N चिप्स में से कोई 1 ख़राब है, तो संपूर्ण 3D आईसी ख़राब हो जाएगा। इसके अतिरिक्त, वेफर्स का आकार समान होना चाहिए, लेकिन कई विदेशी सामग्री (जैसे III-Vs) सीएमओएस लॉजिक या डायनेमिक रैंडम-एक्सेस मेमोरी (सामान्यतः 300 मिमी) की तुलना में बहुत छोटे वेफर्स पर निर्मित होती हैं, जो विषम एकीकरण को जटिल बनाती हैं।

लाभ
जबकि पारंपरिक सीएमओएस स्केलिंग प्रक्रिया सिग्नल प्रसार की गति में संशोधन करती है, वर्तमान निर्माण और चिप-डिज़ाइन विधियों से स्केलिंग अधिक कठिन और महंगी होती जा रही है, आंशिक रूप से विद्युत्-घनत्व की कमी के कारण, और आंशिक रूप से क्योंकि ट्रांजिस्टर करते समय इंटरकनेक्ट तेज़ नहीं होते हैं। 3D आईसी 2डी डाइस को ढेर करके और उन्हें तीसरे आयाम में जोड़कर स्केलिंग चुनौती को संबोधित करते हैं। यह प्लेनर लेआउट की तुलना में स्तरित चिप्स के बीच संचार को गति देने का वादा करता है। 3D आईसी कई महत्वपूर्ण लाभों का वादा करता है, जिनमें सम्मिलित हैं:


 * पदचिह्न: अधिक कार्यक्षमता एक छोटी सी जगह में फिट होती है। यह मूर के नियम का विस्तार करता है और नई पीढ़ी के छोटे लेकिन शक्तिशाली उपकरणों को सक्षम बनाता है।
 * व्यय: 3D स्टैकिंग के साथ एक बड़ी चिप को कई छोटे मरने में विभाजित करने से उपज में संशोधन हो सकता है और निर्माण व्यय को कम किया जा सकता है यदि अलग-अलग मरने का अलग-अलग परीक्षण किया जाता है। ; विषम एकीकरण: परिपथ परतों को विभिन्न प्रक्रियाओं के साथ या विभिन्न प्रकार के वेफर्स पर भी बनाया जा सकता है। इसका मतलब यह है कि घटकों को एक ही वेफर पर एक साथ बनाए जाने की तुलना में बहुत अधिक डिग्री तक अनुकूलित किया जा सकता है। इसके अतिरिक्त, असंगत निर्माण वाले घटकों को एक 3D आईसी में जोड़ा जा सकता है।  ; छोटा इंटरकनेक्ट: औसत तार की लंबाई कम हो जाती है। शोधकर्ताओं द्वारा बताए गए सामान्य आंकड़े 10-15% के क्रम में हैं, लेकिन यह कमी अधिकतर लंबे इंटरकनेक्ट पर प्रयुक्त होती है, जो अधिक मात्रा में परिपथ विलंब को प्रभावित कर सकती है। यह देखते हुए कि 3D तारों में परंपरागत इन-डाई तारों की तुलना में बहुत अधिक क्षमता है, परिपथ विलंब में संशोधन हो सकता है या नहीं भी हो सकता है।
 * पावर: चिप पर सिग्नल रखने से इसकी विद्युत् खपत 10-100 गुना कम हो सकती है। कम परजीवी समाई पैदा करके छोटे तार भी विद्युत् की खपत को कम करते हैं। विद्युत् के बजट को कम करने से गर्मी का उत्पादन कम होता है, बैटरी का जीवनकाल बढ़ता है, और संचालन की व्यय कम होती है।
 * डिजाइन: लंबवत आयाम कनेक्टिविटी के एक उच्च क्रम को जोड़ता है और नई डिजाइन संभावनाएं प्रदान करता है। ; परिपथ सुरक्षा: 3D एकीकरण अस्पष्टता के माध्यम से सुरक्षा प्राप्त कर सकता है; स्टैक्ड संरचना परिपथ्री को रिवर्स इंजीनियरिंग करने के प्रयासों को जटिल बनाती है। संवेदनशील परिपथ को परतों के बीच इस तरह से विभाजित किया जा सकता है कि प्रत्येक परत के कार्य को अस्पष्ट किया जा सके। इसके अतिरिक्त, 3D एकीकरण समर्पित, प्रणाली मॉनिटर जैसी सुविधाओं को अलग-अलग परतों में एकीकृत करने की अनुमति देता है। यहां उद्देश्य रनटाइम पर निगरानी रखने के लिए किसी भी कमोडिटी घटकों/चिप्स के लिए किसी प्रकार के हार्डवेयर फ़ायरवॉल (कंप्यूटिंग) को कार्यान्वित करना है, जो रन-टाइम हमलों के साथ-साथ दुर्भावनापूर्ण हार्डवेयर संशोधनों के विरुद्ध पूरे इलेक्ट्रॉनिक प्रणाली  की रक्षा करने की मांग करता है।
 * बैंडविड्थ (सिग्नल प्रोसेसिंग): 3D एकीकरण परतों के बीच बड़ी संख्या में लंबवत वाया की अनुमति देता है। यह विभिन्न परतों में कार्यात्मक ब्लॉकों के बीच विस्तृत बैंडविड्थ बस (कंप्यूटिंग) के निर्माण की अनुमति देता है। एक विशिष्ट उदाहरण एक प्रोसेसर + मेमोरी 3D स्टैक होगा, जिसमें प्रोसेसर के शीर्ष पर कैशे मेमोरी खड़ी होती है। यह व्यवस्था कैश और प्रोसेसर के बीच विशिष्ट 128 या 256 बिट्स की तुलना में एक बस को अधिक व्यापक बनाती है। बदले में चौड़ी बसें स्मृति दीवार  की समस्या को कम करती हैं।

चुनौतियां
क्योंकि यह विधि नई है, इसमें नई चुनौतियाँ हैं, जिनमें सम्मिलित हैं:
 * व्यय: स्केलिंग के साथ तुलना करने पर व्यय एक लाभ है, लेकिन इसे मुख्यधारा के उपभोक्ता अनुप्रयोगों में 3D आईसी के व्यावसायीकरण के लिए एक चुनौती के रूप में भी पहचाना गया है। चूंकि इससे निपटने के लिए काम किया जा रहा है। चूंकि 3D विधि नई और अत्यधिक जटिल है, लेकिन पूरी प्रक्रिया को बनाने वाली गतिविधियों में विभाजित होने पर निर्माण प्रक्रिया की व्यय आश्चर्यजनक रूप से सीधी है। आधार पर होने वाली गतिविधियों के संयोजन का विश्लेषण करके, व्यय चालकों की पहचान की जा सकती है। व्यय चालकों की पहचान हो जाने के बाद, यह निर्धारित करने के लिए एक कम जटिल प्रयास हो जाता है कि अधिकांश व्यय कहां से आती है और इससे भी महत्वपूर्ण बात यह है कि व्यय को कम करने की क्षमता कहां है।
 * उपज: प्रत्येक अतिरिक्त निर्माण कदम दोषों के लिए जोखिम जोड़ता है। 3D आईसी के व्यावसायिक रूप से व्यवहार्य होने के लिए, दोषों की मरम्मत की जा सकती है या सहन किया जा सकता है, या दोष घनत्व में संशोधन किया जा सकता है। ; गर्मी: स्टैक के अन्दर जमा होने वाली गर्मी को दूर किया जाना चाहिए। यह एक अपरिहार्य मुद्दा है क्योंकि विद्युत निकटता थर्मल निकटता से संबंधित है। विशिष्ट थर्मल हॉटस्पॉट्स को अधिक सावधानी से प्रबंधित किया जाना चाहिए।
 * डिजाइन जटिलता: 3D एकीकरण का पूरा लाभ लेने के लिए परिष्कृत डिजाइन विधियों और नए कंप्यूटर एडेड डिजाइन टूल्स की आवश्यकता होती है। ; टीएसवी-प्रस्तुत ओवरहेड: टीएसवी गेट्स और इम्पैक्ट फ़्लोरप्लान की तुलना में बड़े हैं। 45 एनएम प्रौद्योगिकी नोड पर, 10μm x 10μm टीएसवी के क्षेत्र पदचिह्न की तुलना लगभग 50 गेटों से की जा सकती है। इसके अतिरिक्त, विनिर्माण क्षमता लैंडिंग पैड और कीप-आउट ज़ोन की मांग करती है जो टीएसवी क्षेत्र के पदचिह्न को और बढ़ाते हैं। प्रौद्योगिकी विकल्पों के आधार पर, टीएसवी लेआउट संसाधनों के कुछ सबसेट को ब्लॉक कर देते हैं। धातुकरण से पहले पहले टीएसवी का निर्माण किया जाता है, इस प्रकार उपकरण परत पर कब्जा कर लिया जाता है और प्लेसमेंट बाधाओं में परिणाम होता है। वाया-लास्ट टीएसवी धातुकरण के बाद निर्मित होते हैं और चिप से निकलते हैं। इस प्रकार, वे उपकरण और धातु दोनों परतों पर कब्जा कर लेते हैं, जिसके परिणामस्वरूप प्लेसमेंट और रूटिंग बाधाएं होती हैं। जबकि टीएसवी के उपयोग से सामान्यतः तार की लम्बाई कम होने की उम्मीद की जाती है, यह टीएसवी की संख्या और उनकी विशेषताओं पर निर्भर करता है। इसके अतिरिक्त, इंटर-डाई पार्टिशनिंग की ग्रैन्युलैरिटी वायरलेंथ को प्रभावित करती है। यह सामान्यतः मध्यम (20-100 मॉड्यूल वाले ब्लॉक) और मोटे (ब्लॉक-स्तरीय विभाजन) ग्रैन्युलैरिटी के लिए घटता है, लेकिन ठीक (गेट-लेवल विभाजन) ग्रैन्युलैरिटी के लिए बढ़ जाता है। ; परीक्षण: उच्च समग्र उपज प्राप्त करने और व्यय कम करने के लिए स्वतंत्र मरने का अलग परीक्षण आवश्यक है। चूंकि, 3D आईसी में आसन्न सक्रिय परतों के बीच कड़े एकीकरण के लिए एक ही परिपथ मॉड्यूल के विभिन्न वर्गों के बीच महत्वपूर्ण मात्रा में इंटरकनेक्ट की आवश्यकता होती है जो अलग-अलग डाइ में विभाजित किए गए थे। आवश्यक टीएसवी द्वारा पेश किए गए बड़े पैमाने पर ओवरहेड के अतिरिक्त, ऐसे मॉड्यूल के खंड, उदाहरण के लिए, एक गुणक, पारंपरिक विधियों द्वारा स्वतंत्र रूप से परीक्षण नहीं किया जा सकता है। यह विशेष रूप से 3D में निर्धारित समय-महत्वपूर्ण पथों पर प्रयुक्त होता है।
 * मानकों का अभाव: टीएसवी-आधारित 3D आईसी डिज़ाइन, निर्माण और पैकेजिंग के लिए कुछ मानक हैं, हालाँकि इस मुद्दे का समाधान किया जा रहा है। इसके अतिरिक्त, कई एकीकरण विकल्प तलाशे जा रहे हैं जैसे कि टू-लास्ट, टू-फर्स्ट, वाया-मिडिल; प्रस्तावक या प्रत्यक्ष बंधन; वगैरह।
 * विषम एकीकरण आपूर्ति श्रृंखला: विषम रूप से एकीकृत प्रणालियों में, विभिन्न भागों के आपूर्तिकर्ताओं में से एक भाग की देरी से पूरे उत्पाद की डिलीवरी में देरी होती है, और इसलिए प्रत्येक 3D आईसी भाग आपूर्तिकर्ताओं के लिए राजस्व में देरी होती है।
 * स्पष्ट रूप से परिभाषित स्वामित्व का अभाव: यह स्पष्ट नहीं है कि 3D आईसी एकीकरण और पैकेजिंग/असेंबली का स्वामी कौन होना चाहिए। यह उन्नत सेमीकंडक्टर इंजीनियरिंग या उत्पाद ओईएम जैसे असेंबली हाउस हो सकते हैं।

डिजाइन शैलियों
विभाजन की सूक्ष्मता के आधार पर, विभिन्न डिजाइन शैलियों को प्रतिष्ठित किया जा सकता है। गेट-स्तरीय एकीकरण कई चुनौतियों का सामना करता है और वर्तमान में ब्लॉक-स्तरीय एकीकरण से कम व्यावहारिक प्रतीत होता है।


 * गेट-स्तरीय एकीकरण: यह शैली मानक कोशिकाओं को कई मृत्यु के बीच विभाजित करती है। यह तार की लंबाई में कमी और महान लचीलेपन का वादा करता है। चूंकि, जब तक कुछ न्यूनतम आकार के मॉड्यूल को संरक्षित नहीं किया जाता है, तब तक वायरलेस लंबाई में कमी को कम आंका जा सकता है। दूसरी ओर, इसके प्रतिकूल प्रभावों में इंटरकनेक्ट के लिए भारी संख्या में आवश्यक टीएसवी सम्मिलित हैं। इस डिज़ाइन शैली के लिए 3D स्थान और मार्ग|स्थान-और-मार्ग उपकरण की आवश्यकता होती है, जो अभी तक अनुपलब्ध हैं। इसके अतिरिक्त, एक डिज़ाइन ब्लॉक को कई डाई में विभाजित करने का अर्थ है कि यह डाई स्टैकिंग से पहले पूरी तरह से सेमीकंडक्टर फैब्रिकेशन # उपकरण टेस्ट नहीं हो सकता है। डाई स्टैकिंग (पोस्ट-बॉन्ड टेस्टिंग) के बाद, एक भी विफल डाई कई अच्छे डाई को अनुपयोगी बना सकती है, उपज को कम कर सकती है। यह शैली प्रक्रिया भिन्नता (सेमीकंडक्टर) के प्रभाव को भी बढ़ाती है, विशेष रूप से इंटर-डाई भिन्नता। वास्तव में, 3D आईसी एकीकरण के मूल वादे के विपरीत, 2D में निर्धारित समान परिपथ की तुलना में एक 3D लेआउट अधिक खराब परिणाम दे सकता है। इसके अतिरिक्त, इस डिजाइन शैली को उपलब्ध बौद्धिक संपदा को फिर से डिजाइन करने की आवश्यकता है, क्योंकि मौजूदा सेमीकंडक्टर बौद्धिक संपदा कोर और ईडीए उपकरण 3D एकीकरण के लिए प्रावधान नहीं करते हैं।
 * ब्लॉक-स्तरीय एकीकरण: यह शैली अलग-अलग मरने के लिए पूरे डिज़ाइन ब्लॉक को असाइन करती है। डिज़ाइन ब्लॉक अधिकांश netlist  कनेक्टिविटी को समाहित करते हैं और वैश्विक इंटरकनेक्ट की एक छोटी संख्या से जुड़े होते हैं। इसलिए, ब्लॉक-स्तरीय एकीकरण टीएसवी ओवरहेड को कम करने का वादा करता है। जटिल 3D प्रणालियों में विभिन्न प्रकार के डाइस का संयोजन तेज और कम-शक्ति यादृच्छिक तर्क, कई मेमोरी प्रकार, एनालॉग और आरएफ परिपथ आदि के लिए अलग-अलग प्रौद्योगिकी नोड्स पर अलग-अलग निर्माण प्रक्रियाओं की आवश्यकता होती है। ब्लॉक-स्तरीय एकीकरण, जो अलग और अनुकूलित निर्माण प्रक्रियाओं की अनुमति देता है, इस प्रकार यह महत्वपूर्ण प्रतीत होता है। 3D एकीकरण के लिए। इसके अतिरिक्त, यह शैली वर्तमान 2D डिज़ाइन से 3D आईसी डिज़ाइन में संक्रमण की सुविधा प्रदान कर सकती है। मूल रूप से, 3D-जागरूक उपकरण केवल विभाजन और थर्मल विश्लेषण के लिए आवश्यक हैं। (अनुकूलित) 2D टूल्स और 2D ब्लॉक्स का उपयोग करके अलग-अलग डाइज़ को डिज़ाइन किया जाएगा। यह विश्वसनीय आईपी ब्लॉकों की व्यापक उपलब्धता से प्रेरित है। उपलब्ध 2D IP ब्लॉक का उपयोग करना और IP ब्लॉक को फिर से डिज़ाइन करने और टीएसवी को एम्बेड करने के बजाय ब्लॉक के बीच खाली जगह में अनिवार्य टीएसवी को रखना अधिक सुविधाजनक है। परीक्षण के लिए डिजाइन | परीक्षण के लिए डिजाइन संरचनाएं आईपी ब्लॉक का एक प्रमुख घटक हैं और इसलिए इसका उपयोग 3D आईसी के परीक्षण की सुविधा के लिए किया जा सकता है। इसके अतिरिक्त, महत्वपूर्ण पथों को अधिकतर 2डी ब्लॉकों के अन्दर एम्बेड किया जा सकता है, जो टीएसवी के प्रभाव को सीमित करता है और विनिर्माण उपज पर इंटर-डाई भिन्नता को सीमित करता है। अंत में, आधुनिक चिप डिजाइन के लिए अक्सर इंजीनियरिंग चेंज ऑर्डर#चिप डिजाइन|आखिरी मिनट में इंजीनियरिंग परिवर्तन की आवश्यकता होती है। व्यय को सीमित करने के लिए इस तरह के परिवर्तनों के प्रभाव को एकल मृत्यु तक सीमित करना आवश्यक है।

इतिहास
1960 में बेल लैब्स में मोहम्मद ओटाला द्वारा एमओएस एकीकृत परिपथ (MOS आईसी) चिप को पहली बार प्रस्तावित किए जाने के कई साल बाद, 1964 में टेक्सस उपकरण  के शोधकर्ता रॉबर्ट डब्ल्यू हैस्टी, रॉलैंड ई. जॉनसन और एडवर्ड डब्ल्यू महल द्वारा त्रि-आयामी एमओएस एकीकृत परिपथ की अवधारणा प्रस्तावित की गई थी। 1969 में, एनईसी के शोधकर्ताओं कात्सुहिरो ओनोडा, रियो इगारशी, तोशियो वाडा, शो नाकानुमा और टोरू सूजाइड द्वारा त्रि-आयामी एमओएस एकीकृत परिपथ मेमोरी चिप की अवधारणा प्रस्तावित की गई थी। आर्म ने एक हाई-डेंसिटी 3D लॉजिक टेस्ट चिप बनाई है, और Intel अपने Foveros 3D लॉजिक चिप पैकिंग के साथ इसका उपयोग करके सीपीयू को शिप करने की योजना बना रहा है।

जापान (1983–2005)
3D आईसी का पहली बार जापान में 1980 के दशक में सफलतापूर्वक प्रदर्शन किया गया था, जहां 3D आईसी पर अनुसंधान और विकास (आर एंड डी) 1981 में रिसर्च एंड डेवलपमेंट एसोसिएशन फॉर फ्यूचर (न्यू) इलेक्ट्रॉन उपकरणेस द्वारा थ्री डायमेंशनल परिपथ एलीमेंट आर एंड डी प्रोजेक्ट के साथ प्रारंभ किया गया था। प्रारंभ में 3D आईसी डिजाइन के दो रूपों की जांच की जा रही थी, पुन: क्रिस्टलीकरण और वेफर बॉन्डिंग, जिसमें पुन: क्रिस्टलीकरण का उपयोग करने वाले शुरुआती सफल प्रदर्शन थे। अक्टूबर 1983 में, एस. कवामुरा, नोबुओ सासाकी और टी. इवई सहित एक द्रोह  अनुसंधान दल ने लेजर बीम पुनर्संरचना का उपयोग करते हुए एक त्रि-आयामी पूरक धातु-ऑक्साइड-सेमीकंडक्टर (सीएमओएस) एकीकृत परिपथ का सेमीकंडक्टर उपकरण निर्माण सफलतापूर्वक किया। इसमें एक संरचना सम्मिलित थी जिसमें एक प्रकार का ट्रांजिस्टर सीधे विपरीत प्रकार के ट्रांजिस्टर के ऊपर बना होता है, जिसमें अलग-अलग द्वार और बीच में एक इन्सुलेटर होता है। सिलिकॉन नाइट्राइड और फॉस्फोसिलिकेट ग्लास (पीएसजी) फिल्म की एक डबल-लेयर का उपयोग ऊपर और नीचे के उपकरणों के बीच एक मध्यवर्ती इन्सुलेट परत के रूप में किया गया था। इसने अलग-अलग गेट्स और बीच में एक इन्सुलेटिंग परत के साथ लंबवत-स्टैक्ड ट्रांजिस्टर से बना बहु-स्तरित 3 डी उपकरण को साकार करने का आधार प्रदान किया। दिसंबर 1983 में, उसी फुजित्सु अनुसंधान दल ने एक सिलिकॉन-पर-इन्सुलेटर (एसओआई) सीएमओएस संरचना के साथ एक 3D एकीकृत परिपथ का निर्माण किया। अगले वर्ष, उन्होंने बीम पुन: क्रिस्टलीकरण का उपयोग करके लंबवत-स्टैक्ड दोहरी एसओआई/सीएमओएस संरचना के साथ एक 3D गेट सरणी तैयार की।

1986 में, मित्सुबिशी इलेक्ट्रिक के शोधकर्ताओं योइची अकासाका और तदाशी निशिमुरा ने 3D आईसी के लिए मूलभूत अवधारणाएं और प्रस्तावित प्रौद्योगिकियां प्रस्तुत कीं। अगले वर्ष, निशिमुरा, अकासाका और ओसाका विश्वविद्यालय के स्नातक यासुओ इनूए सहित एक मित्सुबिशी शोध दल ने एक 3D आईसी पर एक इमेज सिग्नल प्रोसेसर (आईएसपी) तैयार किया, जिसमें फोटो सेंसर, सीएमओएस ए-टू-डी कनवर्टर, अंकगणितीय तर्क इकाइयां (एएलयू) सम्मिलित हैं। ) और तीन-परत संरचना में व्यवस्थित शिफ्ट रजिस्टर। 1989 में, योशीहिरो हयाशी के नेतृत्व में एक NEC शोध दल ने लेज़र बीम क्रिस्टलीकरण का उपयोग करके चार-परत संरचना वाला 3D आईसी बनाया। 1990 में, के. यामाजाकी, वाई. इतोह और ए. वाडा सहित PANASONIC की एक शोध टीम ने एक चार-परत 3D आईसी पर एक समानांतर प्रसंस्करण (डीएसपी कार्यान्वयन) इमेज सिग्नल प्रोसेसर तैयार किया, जिसमें एसओआई (सिलिकॉन-ऑन-इन्सुलेटर) परतें थीं। लेजर पुनर्संरचना, और एक प्रकाशीय संवेदक, स्तर डिटेक्टर, सेमीकंडक्टर मेमोरी और एएलयू से युक्त चार परतें।

3D आईसी डिजाइन का सबसे सामान्य रूप वेफर बॉन्डिंग है। वेफर बॉन्डिंग को प्रारंभ में संचयी रूप से बंधुआ आईसी (क्यूबिक) कहा जाता था, जिसने 1981 में जापान में थ्री डायमेंशनल परिपथ एलिमेंट R&D प्रोजेक्ट के साथ विकास प्रारंभ किया और 1990 में योशिहिरो हयाशी की NEC रिसर्च टीम द्वारा पूरा किया गया, जिसने एक ऐसी विधि का प्रदर्शन किया जिसमें कई पतली-फिल्म उपकरण हैं। बंधुआ संचयी रूप से, जो बड़ी संख्या में उपकरण परतों की अनुमति देगा। उन्होंने अलग-अलग वेफर्स में अलग-अलग उपकरणों के निर्माण, वेफर्स की मोटाई में कमी, फ्रंट और बैक लीड प्रदान करने और पतले डाई (एकीकृत परिपथ) को एक-दूसरे से जोड़ने का प्रस्ताव दिया। उन्होंने क्यूबिक विधि का उपयोग ऊपर से नीचे तक दो सक्रिय परत वाले उपकरण को बनाने और परीक्षण करने के लिए किया, जिसमें बल्क-Si एनएमओएस एफईटी निचली परत और पतली एनएमओएस एफईटी ऊपरी परत होती है, और प्रस्तावित क्यूबिक विधि जो 3D आईसी को और अधिक के साथ बना सकती है तीन सक्रिय परतों की तुलना में।

1980 के दशक में जापान में थ्रू-सिलिकॉन थ्रू (टीएसवी) प्रक्रिया से निर्मित पहले 3D आईसी स्टैक्ड चिप्स का आविष्कार किया गया था। Hitachi ने 1983 में एक जापानी पेटेंट दायर किया, उसके बाद 1984 में फुजित्सु। 1986 में, फुजित्सु द्वारा दायर एक जापानी पेटेंट ने टीएसवी का उपयोग करके एक स्टैक्ड चिप संरचना का वर्णन किया। 1989 में, तोहोकू विश्वविद्यालय के मित्सुमसा कोयोनागी ने टीएसवी के साथ वेफर-टू-वेफर बॉन्डिंग की विधि का बीड़ा उठाया, जिसका उपयोग उन्होंने 1989 में एक 3D बड़े पैमाने पर एकीकरण चिप बनाने के लिए किया। 1999 में, जापान में एसोसिएशन ऑफ़ सुपर-एडवांस्ड इलेक्ट्रॉनिक्स टेक्नोलॉजीज (एसेट) ने टीएसवी विधि का उपयोग करके 3D आईसी चिप्स के विकास के लिए धन देना प्रारंभ किया, जिसे उच्च घनत्व इलेक्ट्रॉनिक प्रणाली इंटीग्रेशन टेक्नोलॉजी प्रोजेक्ट पर R&D कहा जाता है। थ्रू-सिलिकॉन थ्रू (टीएसवी) शब्द को ट्रू-सी टेक्नोलॉजीज के शोधकर्ताओं सर्गेई सवास्तिओक, ओ. सिनियाग्यूइन और ई. कोर्कज़िन्स्की द्वारा गढ़ा गया था, जिन्होंने 2000 में 3D वेफर-स्तरीय पैकेजिंग (डब्ल्यूएलपी) समाधान के लिए टीएसवी विधि प्रस्तावित की थी।

मित्सुमसा कोयनागी के नेतृत्व में तोहोकू विश्वविद्यालय में कोयनागी समूह ने 2000 में तीन-परत मेमोरी चिप, 2001 में तीन-परत कृत्रिम रेटिना चिप, 2002 में तीन-परत माइक्रोप्रोसेसर और दस-परत मेमोरी बनाने के लिए टीएसवी विधि का उपयोग किया। 2005 में चिप। उसी वर्ष, कौस्तव बनर्जी, शुकरी जे. सौरी, पवन कपूर और कृष्णा सी. सारस्वत की एक स्टैनफोर्ड यूनिवर्सिटी की शोध टीम ने एक नई 3D चिप डिजाइन प्रस्तुत की, जो इंटरकनेक्ट संबंधित समस्याओं को कम करने के लिए ऊर्ध्वाधर आयाम का उपयोग करती है और प्रौद्योगिकियों के विषम एकीकरण की सुविधा प्रदान करती है। एक प्रणाली- on- एक चिप (एसओसी) डिजाइन का एहसास।

2001 में, टी. इमोटो, एम. मात्सुई और सी. ताकुबो सहित एक तोशीबा अनुसंधान दल ने 3D आईसी पैकेजों के निर्माण के लिए एक प्रणाली ब्लॉक मॉड्यूल वेफर बॉन्डिंग प्रक्रिया विकसित की।

यूरोप (1988–2005)
फ्राउनहोफर सोसायटी और सीमेंस ने 1987 में 3D आईसी एकीकरण पर शोध प्रारंभ किया। 1988 में, उन्होंने पॉली-सिलिकॉन के पुन: क्रिस्टलीकरण के आधार पर 3D सीएमओएस आईसी उपकरणों का निर्माण किया। 1997 में, इंटर-चिप थ्रू (ICV) विधि एक फ्राउनहोफर द्वारा विकसित की गई थी–पीटर रैम, मैनफ़्रेड एंगेलहार्ट, वर्नर पामलर, क्रिस्टोफ़ लैंडेसबर्गर और अर्मिन क्लम्प सहित सीमेंस अनुसंधान दल। यह सीमेंस सीएमओएस फैब वेफर्स पर आधारित पहली औद्योगिक 3D आईसी प्रक्रिया थी। उस टीएसवी प्रक्रिया की भिन्नता को बाद में टीएसवी-SLID (ठोस तरल अंतर-प्रसार) विधि कहा गया। यह कम तापमान वाले वेफर बॉन्डिंग और इंटर-चिप वियास का उपयोग करके आईसी उपकरणों के ऊर्ध्वाधर एकीकरण पर आधारित 3D आईसी डिजाइन के लिए एक दृष्टिकोण था, जिसे उन्होंने पेटेंट कराया था।

प्रासंगिक 3D एकीकरण प्रौद्योगिकियों के उत्पादन के लिए रैम ने उद्योग-अकादमिक संघ विकसित किया। सीमेंस और फ्रौनहोफर के बीच जर्मन वित्त पोषित सहकारी VIC परियोजना में, उन्होंने एक पूर्ण औद्योगिक 3D आईसी स्टैकिंग प्रक्रिया (1993-1996) का प्रदर्शन किया। अपने सीमेंस और फ्राउनहोफर सहयोगियों के साथ, रैम ने 3D धातुकरण [टी] जैसी प्रमुख प्रक्रियाओं का विवरण दिखाते हुए परिणाम प्रकाशित किए। ग्रासल, पी. रेम, एम. एंगेलहार्ड्ट, जेड गेब्रिक, ओ. स्पिंडलर, वीएलएसआई/यूएलएसआई इंटरकनेक्शन मेटालाइज़ेशन सम्मेलन के लिए पहला अंतर्राष्ट्रीय डाइलेक्ट्रिक्स - ड्युमिक, सांता क्लारा, सीए, 20–22 फरवरी, 1995] और ईसीटीसी 1995 में उन्होंने जल्दी प्रस्तुत किया प्रोसेसर में स्टैक्ड मेमोरी पर जांच।

2000 के दशक की शुरुआत में, फ्रौनहोफर और इन्फिनॉन म्यूनिख के शोधकर्ताओं की एक टीम ने 3D टीएसवी प्रौद्योगिकियों की जांच की, जिसमें जर्मन/ऑस्ट्रियाई यूरेका परियोजना वीएसआई के अन्दर डाई-टू-सब्सट्रेट स्टैकिंग पर विशेष ध्यान दिया गया और पहले यूरोपीय 3D के रूप में यूरोपीय एकीकृत परियोजनाओं ई-क्यूब्स की शुरुआत की। प्रौद्योगिकी मंच, और a.o., Infineon, Siemens, EPFL, IMEC और Tyndall के साथ e-BRAINS, जहां विषम 3D एकीकृत प्रणाली प्रदर्शकों का निर्माण और मूल्यांकन किया गया था। ई-दिमाग परियोजना का एक विशेष ध्यान अत्यधिक विश्वसनीय 3D एकीकृत सेंसर प्रणाली के लिए उपन्यास कम तापमान प्रक्रियाओं का विकास था।

संयुक्त राज्य अमेरिका (1999–2012)
कॉपर-टू-कॉपर वेफर बॉन्डिंग, जिसे Cu-Cu कनेक्शन या Cu-Cu वेफर बॉन्डिंग भी कहा जाता है, को 1999 में एंडी फैन, अदनान-उर रहमान और राफेल रीफ से मिलकर एक शोध दल द्वारा MIT में विकसित किया गया था। रीफ और फैन ने 2001 के दौरान कुआन-नेंग चेन, शामिक दास, चुआन सेंग टैन और निशा चेका सहित अन्य एमआईटी शोधकर्ताओं के साथ क्यू-क्यू वेफर बॉन्डिंग की जांच की।–2002. 2003 में, DARPA और माइक्रोइलेक्ट्रॉनिक सेंटर ऑफ़ नॉर्थ कैरोलिना (MCNC) ने 3D  आईसी विधि पर R&D का वित्तपोषण प्रारंभ किया।

2004 में, तेजारोन सेमीकंडक्टर छह अलग-अलग डिजाइनों से काम कर रहे 3D उपकरणों का निर्माण किया। चिप्स दो परतों में वर्टिकल इंटरकनेक्शन के लिए पहले टंगस्टन टीएसवी के साथ बनाए गए थे। दो वेफर्स को आमने-सामने रखा गया और तांबे की प्रक्रिया से जोड़ा गया। शीर्ष वेफर को पतला किया गया था और दो-वेफर स्टैक को चिप्स में डाला गया था। पहली चिप का परीक्षण एक साधारण मेमोरी रजिस्टर था, लेकिन सेट में सबसे उल्लेखनीय 8051 प्रोसेसर/मेमोरी स्टैक था जिसने समान 2डी असेंबली की तुलना में बहुत अधिक गति और कम विद्युत् की खपत का प्रदर्शन किया।

2004 में, Intel ने Pentium 4 सीपीयू का 3D संस्करण प्रस्तुत किया। चिप को फेस-टू-फेस स्टैकिंग का उपयोग करके दो डाइस के साथ निर्मित किया गया था, जिसने संरचना के माध्यम से घने की अनुमति दी थी। बैकसाइड टीएसवी का उपयोग I/O और विद्युत् आपूर्ति के लिए किया जाता है। 3D फ्लोरप्लान के लिए, डिजाइनरों ने मैन्युअल रूप से विद्युत् की कमी और प्रदर्शन में संशोधन के उद्देश्य से प्रत्येक डाई में कार्यात्मक ब्लॉकों की व्यवस्था की। थर्मल हॉटस्पॉट को सीमित करने के लिए बड़े और उच्च-शक्ति वाले ब्लॉकों को विभाजित करना और सावधानीपूर्वक पुनर्व्यवस्था की अनुमति देना। 2डी पेंटियम 4 की तुलना में 3D डिजाइन 15% प्रदर्शन संशोधन (पाइपलाइन चरणों को समाप्त करने के कारण) और 15% विद्युत् की बचत (रिपीटर और कम वायरिंग के कारण) प्रदान करता है।

इंटेल द्वारा 2007 में प्रारंभ की गई टेराफ्लॉप्स रिसर्च चिप स्टैक्ड मेमोरी के साथ एक प्रायोगिक 80-कोर डिज़ाइन है। मेमोरी बैंडविड्थ की उच्च मांग के कारण, एक पारंपरिक I/O दृष्टिकोण 10 से 25 W की खपत करेगा। उस पर संशोधन करने के लिए, इंटेल डिजाइनरों ने एक टीएसवी-आधारित मेमोरी बस प्रयुक्त की। प्रत्येक कोर स्टेटिक रैंडम-एक्सेस मेमोरी  डाई में एक मेमोरी टाइल से जुड़ा होता है, जो एक लिंक के साथ 12 GB/s बैंडविड्थ प्रदान करता है, जिसके परिणामस्वरूप केवल 2.2 W की खपत करते हुए 1 TB/s की कुल बैंडविड्थ होती है।

2008 में रोचेस्टर विश्वविद्यालय में प्रोफेसर ईबी फ्रीडमैन और उनके छात्रों द्वारा एक 3D प्रोसेसर का अकादमिक कार्यान्वयन प्रस्तुत किया गया था। चिप 1.4 GHz पर चलती है और इसे स्टैक्ड चिप्स के बीच अनुकूलित वर्टिकल प्रोसेसिंग के लिए डिज़ाइन किया गया था जो 3D प्रोसेसर क्षमताओं को प्रदान करता है जो पारंपरिक एक स्तरित चिप तक नहीं पहुंच सकता। त्रि-आयामी चिप के निर्माण में एक चुनौती यह थी कि सभी परतों को बिना किसी बाधा के सामंजस्य के साथ काम किया जाए जो एक परत से दूसरी परत तक जाने वाली सूचना के एक टुकड़े में हस्तक्षेप करे।

आईएसएससीसी 2012 में, ग्लोबल फाउंड्रीज  की 130 एनएम प्रक्रिया और तेजारॉन की फास्टैक विधि का उपयोग करते हुए दो 3D-आईसी-आधारित मल्टी-कोर डिजाइन पेश किए गए और प्रदर्शित किए गए:


 * 3D-एमएपीएस, जॉर्जिया तकनीकी संस्थान में स्कूल ऑफ इलेक्ट्रिकल एंड कंप्यूटर इंजीनियरिंग के शोधकर्ताओं द्वारा टू-लॉजिक-डाई स्टैक के साथ 64 कस्टम कोर कार्यान्वयन का प्रदर्शन किया गया।
 * Centip3De, एआरएम कॉर्टेक्स-एम3 कोर पर आधारित नियर-थ्रेशोल्ड डिज़ाइन, मिशिगन विश्वविद्यालय में इलेक्ट्रिकल इंजीनियरिंग और कंप्यूटर विज्ञान विभाग से था।

वाणिज्यिक 3D आईसी (2004–उपस्थित)
3D आईसी चिप का सबसे पहला व्यावसायिक उपयोग Sony के PlayStation पोर्टेबल (PSP) हैंडहेल्ड गेम कंसोल में हुआ था, जिसे 2004 में जारी किया गया था। PSP हार्डवेयर में eDRAM (एम्बेडेड डायनेमिक रैंडम-एक्सेस मेमोरी) स्मृति सम्मिलित है, जिसे Toshiba द्वारा 3D प्रणाली-इन में निर्मित किया गया है। -पैकेज चिप दो डाई (एकीकृत परिपथ) के साथ लंबवत रूप से खड़ी होती है। तोशिबा ने उस समय इसे सेमी-एम्बेडेड DRAM कहा, बाद में इसे स्टैक्ड पैकेज ऑन पैकेज|चिप-ऑन-चिप (सीओसी) समाधान कहा। अप्रैल 2007 में, तोशिबा ने आठ-परत वाली 3D आईसी, 16 का व्यावसायीकरण किया{{nbsp} गिबिबाइट टीएचजीएएम अंतः स्थापित प्रणाली एनएएनडी फ्लैश मेमोरी चिप, जिसे आठ स्टैक्ड 2 के साथ निर्मित किया गया थाजीबी नंद फ्लैश चिप्स। सितंबर 2007 में, Hynix ने 16 के साथ 24-लेयर 3D आईसी विधि पेश की{{nbsp}जीबी फ्लैश मेमोरी चिप जिसे वेफर बॉन्डिंग प्रक्रिया का उपयोग करके 24 स्टैक्ड एनएएनडी फ्लैश चिप्स के साथ निर्मित किया गया था। तोशिबा ने अपने 32 के लिए आठ-परत वाले 3D आईसी का भी उपयोग किया{{nbsp}2008 में जीबी टीएचजीबीएम फ्लैश चिप। 2010 में, Toshiba ने अपने 128 के लिए 16-परत 3D आईसी का उपयोग किया{{nbsp}जीबी टीएचजीबीएम2 फ्लैश चिप, जिसे 16 स्टैक्ड 8 के साथ निर्मित किया गया था{{nbsp}जीबी चिप्स। 2010 के दशक में, 3D आईसी का व्यापक व्यावसायिक उपयोग मल्टी-चिप पैकेज और मोबाइल उपकरणों में NAND फ्लैश मेमोरी के लिए पैकेज समाधान पर पैकेज के रूप में हुआ।

एल्पिडा मेमोरी ने पहले 8 को विकसित किया{{nbsp}सितंबर 2009 में गिबिबाइट डीआरएएम चिप (चार डीडीआर3 एसडीआरएएम डाइस के साथ ढेर) और जून 2011 में इसे जारी किया। TSMC ने जनवरी 2010 में टीएसवी विधि के साथ 3D आईसी उत्पादन की योजना की घोषणा की। 2011 में, SK Hynix ने 16 पेश किए{{nbsp}जीबी डीडीआर3 एसडीआरएएम (40 नैनोमीटर|40nm क्लास) टीएसवी विधि का उपयोग करके, सैमसंग इलेक्ट्रॉनिक्स ने 3D-स्टैक्ड 32 पेश किया{{nbsp}जीबी डीडीआर3 (32 नैनोमीटर|30 nm क्लास) सितंबर में टीएसवी पर आधारित थी, और फिर सैमसंग और माइक्रोन प्रौद्योगिकी ने अक्टूबर में टीएसवी-आधारित हाइब्रिड मेमोरी क्यूब (HMC) विधि की घोषणा की।

सैमसंग, एएमडी और एसके हाइनिक्स द्वारा विकसित उच्च बैंडविड्थ मेमोरी (एचबीएम), स्टैक्ड चिप्स और टीएसवी का उपयोग करता है। पहली HBM मेमोरी चिप 2013 में SK Hynix द्वारा निर्मित की गई थी। जनवरी 2016 में, सैमसंग इलेक्ट्रॉनिक्स ने प्रति स्टैक 8 जीबी तक एचबीएम2 के प्रारंभिक बड़े पैमाने पर उत्पादन की घोषणा की। 2017 में, Samsung Electronics ने 3D आईसी स्टैकिंग को अपनी 3D वी-नैन्ड विधि (चार्ज ट्रैप फ्लैश विधि पर आधारित) के साथ जोड़ा, इसके 512 का निर्माण कियाGB KLUFG8R1EM फ्लैश मेमोरी चिप आठ स्टैक्ड 64-लेयर वी-नैन्ड चिप्स के साथ। 2019 में, सैमसंग ने 1 का उत्पादन किया{{nbsp}16 स्टैक्ड वी-नंद के साथ टेराबाइट फ्लैश चिप मर जाती है। 2018 तक, Intel प्रदर्शन को बेहतर बनाने के लिए 3D आईसी के उपयोग पर विचार कर रहा है।, 232-लेयर नंद, यानी मेमोरी उपकरण, चिप्स माइक्रोन द्वारा बनाई गई हैं, कि इससे पहले अप्रैल 2019 में 96-लेयर चिप्स बना रहे थे; और तोशिबा ने 2018 में 96-लेयर उपकरण बनाए।

यह भी देखें

 * चार्ज ट्रैप फ्लैश (CTF)
 * FinFET (3D ट्रांजिस्टर)
 * एमओएसएफईटी
 * मल्टीगेट उपकरण (MuGFET)
 * वी-नंद (3D नंद)

संदर्भ

 * JEDECが「DDR4」とTSVを使う「3DS」メモリ技術の概要を明らかに - 後藤弘茂のWeekly海外ニュース Impress Watch Co. (issued:2011-11-08, 2011-11-08)
 * 貫通電極を用いたチップ積層技術の開発 (Japanese) – oki technical review #211 Vol.74 #3 (issued:2007-10, 2011-11-08)
 * TSV (Through Silicon Via:Si貫通電極) (Japanese) – Akita Elpida Memory, inc (2011-11-08)

अग्रिम पठन

 * Philip Garrou, Christopher Bower, Peter Ramm: Handbook of 3D Integration, Technology and Applications of 3D Integrated Circuits Vol. 1 and Vol. 2, Wiley-VCH, Weinheim 2008, ISBN 978-3-527-32034-9.
 * Yuan Xie, Jason Cong, Sachin Sapatnekar: Three-Dimensional Integrated Circuit Design: Eda, Design And Microarchitectures, Publisher: Springer, ISBN 1-4419-0783-1, ISBN 978-1-4419-0783-7, 978-1441907837, Publishing Date: Dec. 2009.
 * Philip Garrou, Mitsumasa Koyanagi, Peter Ramm: Handbook of 3D Integration, 3D Process Technology Vol. 3, Wiley-VCH, Weinheim 2014, ISBN 978-3-527-33466-7.
 * Paul D. Franzon, Erik Jan Marinissen, Muhannad S. Bakir, Philip Garrou, Mitsumasa Koyanagi, Peter Ramm: Handbook of 3D Integration: "Design, Test, and Thermal Management of 3D Integrated Circuits", Vol. 4, Wiley-VCH, Weinheim 2019, ISBN 978-3-527-33855-9.